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《计算机组成原理》学习笔记（3.1–3.2）

参考教材：《计算机组成原理（第七版）》戴志涛、白中英主编，科学出版社
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在第二章，我们学习了运算器的各类运算方法与硬件结构，了解CPU如何完成数据计算。第三章转向计算机的存储系统，存储是计算机用来存放程序与数据的部件，CPU运算时需要从存储器读取指令和数据，运算完成后再写回存储器。3.1和3.2两节从存储系统整体框架入手，介绍存储器的分层结构、分类、性能指标，再重点讲解静态随机存取存储器SRAM的工作原理，搭建存储系统的基础认知。
3.1 存储系统概述
3.1.1 存储系统的层次结构
计算机存储系统并不是单一的存储芯片，而是由多种存储介质构成的层次结构。从CPU内核向外，依次是寄存器、高速缓存Cache、主存、辅存。越靠近CPU，速度越快、容量越小、单位成本越高；远离CPU的辅存，速度慢，但容量巨大、价格低廉。
这套层次结构利用了程序访问的局部性原理。程序运行时，短时间内只会集中访问一小片指令与数据。把近期高频使用的数据放到高速缓存，CPU大部分访问请求可以在高速存储器命中，兼顾速度与成本。如果没有分层结构，只用高速存储器，成本会高到无法接受；只用低速大容量存储，整机运行速度会严重受限。存储层次的目标，就是用接近辅存的成本，获得接近高速缓存的访问速度。
3.1.2 存储器的分类
存储器可以按照多种维度划分。按存储介质，分为半导体存储器、磁存储器、光存储器，现代计算机主存全部采用半导体芯片。按读写特性，可以分为随机存取存储器RAM和只读存储器ROM。RAM可以随时读写，但断电之后数据丢失；ROM的数据写入后一般只能读取，断电信息不会消失，多用于存放计算机启动固件。
按照信息保存特性，分为易失性存储器与非易失性存储器。RAM属于易失型，硬盘、闪存、ROM属于非易失型，断电数据可以保留。按存取方式还可以分为随机存取、顺序存取、直接存取设备，不同类型对应内存、磁带、硬盘等硬件。
3.1.3 存储器的编址和端模式
存储器内部被划分成很多存储单元，每个单元拥有唯一的地址编号，CPU依靠地址信号选中对应的存储单元进行读写。编址方式常见按字节编址，每一个字节对应一个独立地址，是计算机最普遍的方案。
端模式，也就是大小端，规定多字节数据在内存中的存放顺序。大端模式将数据的高字节存放在低地址；小端模式把低字节放在低地址。不同CPU架构使用不同端模式，数据跨设备传输时，端模式不匹配会造成数据解析错误。
3.1.4 存储器的技术指标
衡量存储器好坏有几个核心指标。存储容量，代表总共可以存放多少二进制数据，常用字节为单位。存取时间，指从发出读写请求，到数据读写完成的时间，反映读写快慢。存储周期，是连续两次独立读写操作之间的最小间隔，一般大于存取时间。还有存储器带宽，代表单位时间可以读写的数据总量，体现数据吞吐能力。除此之外，可靠性、功耗、单位容量成本也是硬件选型时需要考虑的指标。
3.2 静态随机存取存储器
3.2.1 基本的静态存储元阵列
SRAM也就是静态RAM，依靠触发器电路保存信息。一个触发器可以稳定保存一位二进制0或1，不需要不断刷新维持数据。大量存储元排列成二维阵列，行地址选择一行单元，列地址选择该行内指定的存储位，行列地址共同定位唯一存储单元。存储元阵列是SRAM芯片的核心，配合地址译码、读写驱动电路，完成数据读写。
3.2.2 基本的SRAM逻辑结构
一块完整SRAM芯片，包含存储元阵列、地址译码器、读写控制电路、数据缓冲电路。地址输入分为行地址和列地址，经过译码产生行选通、列选通信号，选中目标存储单元。读写控制线决定当前操作是读还是写，数据线负责数据的输入输出。芯片还有片选信号，多片存储器扩展时，用片选信号选中当前要操作的芯片。
3.2.3 SRAM读/写时序
时序描述信号之间的时间先后约束。读操作时，先送入地址，等待地址稳定，再发出读控制信号，经过一段延迟，数据出现在数据线上；写操作需要地址稳定，同时准备好待写入数据，再给出写控制信号，把数据存入存储单元。时序参数必须满足芯片要求，如果信号建立时间、保持时间不足，读写会出错。
3.2.4 存储器容量的扩充
单片存储芯片容量有限，想要得到更大的主存空间，需要多片芯片组合，分为位扩展、字扩展，以及字位同时扩展。位扩展：芯片字数足够，但每片位数少，多片并行，每一片负责一部分数据位，增加数据宽度。字扩展：单片数据位宽满足，但存储字数不够，用片选信号区分不同芯片，增加总的存储单元数量。实际工程中经常结合两种方式，完成字位同时扩充，构建大容量主存储器。
小节总结
3.1和3.2搭建了存储系统的基础框架。3.1先从宏观介绍存储层次结构，利用局部性原理平衡速度、容量、价格，同时介绍存储器分类、编址规则、大小端和性能指标，建立对存储系统的整体认知。3.2聚焦SRAM，从触发器存储元、芯片逻辑结构，到读写时序和容量扩展，讲解静态存储器芯片的内部工作原理。
SRAM速度快，但是电路复杂、集成度低、成本高，一般用作高速缓存Cache。对比后续要学习的DRAM，二者最大差别就是DRAM依靠电容保存信息，需要定时刷新。理解SRAM的阵列、译码、容量扩展，是后续学习动态RAM、主存与Cache映射的基础。计算机运行时，CPU和存储器之间的数据交互，全部依托这一套地址译码、读写时序的机制完成。