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千兆网口这玩意儿，说简单也简单，RJ45插座、网络变压器、PHY芯片，三块东西连起来就能跑；说难也真难，我见过太多板子百兆跑得欢，一上千兆就各种丢包、协商不上、误码率飙高，最后查来查去，问题全出在变压器到PHY这一段几十毫米的走线上。很多人以为千兆和百兆的区别只是速率翻十倍，布线照抄百兆的套路就行，结果板子回来一测，眼图一塌糊涂，链路训练都过不去。这篇内容就是把我这些年做千兆网口PCB踩过的坑、验证过的做法，从变压器选型到PHY芯片接口布线，一条一条拆开讲清楚。不管你是刚接触网络硬件的新手，还是做过百兆想升级千兆的老手，这里面的细节都值得你花时间过一遍，因为千兆网口对阻抗、对对称性、对参考平面的敏感程度，和百兆完全不是一个量级。

1. 先搞清楚千兆网口信号链里到底有哪些角色

1.1 从RJ45到PHY芯片的完整链路拆解

一块典型的千兆网口电路，信号从外部网线进来，依次经过RJ45连接器、网络变压器（也叫隔离变压器或LAN磁性元件）、共模扼流圈（有些集成在变压器里）、再到PHY芯片的MDI差分引脚。这中间每一段都有讲究，但最容易被忽视的就是变压器和PHY之间那段走线。

RJ45这边，千兆用的是四对差分线，也就是8根信号线全部用上，百兆只用了其中两对（4根）。这意味着千兆网口在PCB上要同时处理好四组差分对，而且这四组对之间的串扰控制比百兆严格得多。网络变压器的作用是电气隔离、阻抗匹配、共模抑制，它把网线侧的信号和板级侧的PHY芯片隔开，同时完成从网线侧100欧姆差分阻抗到PHY侧匹配的转换。

PHY芯片这边，MDI接口的差分阻抗通常是100欧姆差分，但不同厂家的PHY芯片对终端匹配的要求略有差异，有的内置端接电阻，有的需要外部加。这个细节后面会展开讲，因为选错了端接方式，眼图直接废掉。

1.2 为什么变压器到PHY这一段最容易出问题

很多人把注意力放在RJ45到变压器这一段，觉得那是"外面进来的信号"，要重点保护。但实际上，变压器到PHY这一段才是板级设计的核心战场。原因有三个：

第一，这段走线在PCB内层，参考平面切换频繁，阻抗不连续点最多。第二，这段走线通常要穿过变压器下方的区域，而变压器焊盘和内部线圈结构会引入寄生电容和电感，影响差分阻抗。第三，PHY芯片的引脚间距通常很密，扇出方式直接决定了差分对的对称性。

我实测过一块板子，RJ45到变压器走线做得规规矩矩，但变压器到PHY这段为了绕开一个电源模块，差分对被迫分开走了将近15毫米的"分叉路"，结果千兆链路只能协商到百兆，强制千兆就大量丢包。后来把电源模块挪走，差分对重新等长对称布线，问题立刻消失。这个案例说明，变压器到PHY这段的布线质量，直接决定千兆能不能跑稳。

1.3 千兆和百兆在PCB设计上的本质差异

百兆网口只用两对差分线，速率125Mbps，信号波长相对较长，对阻抗不连续和串扰的容忍度较高。千兆网口四对差分线同时工作，每对速率250Mbps（采用PAM-5编码后实际符号率125Mbaud，但四对并行），信号边沿更快，高频分量更丰富。

具体来说，千兆信号的上升沿通常在1纳秒左右，对应的最高有效频率分量可以到500MHz甚至更高。在这个频率下，PCB走线的寄生参数影响急剧放大。一段5毫米的走线，如果阻抗偏离100欧姆超过10%，就会产生明显的反射。而百兆信号对同样的偏差可能完全无感。

所以千兆网口PCB设计的核心原则就一条：把差分阻抗控制在100欧姆±10%以内，并且保持四对差分线之间的对称性和隔离度。听起来简单，做起来全是细节。

2. 网络变压器选型与电路结构的关键决策

2.1 集成式变压器和分立式变压器的取舍

市面上常见的网络变压器分两类：集成式（把变压器、共模扼流圈、甚至端接电阻都封装在一起）和分立式（变压器和共模扼流圈分开）。集成式的好处是占用面积小、寄生参数可控、一致性高，适合空间紧张的设计。分立式的好处是灵活，可以针对特定PHY芯片调整共模扼流圈的位置和参数。

我个人的经验是，千兆网口优先选集成式变压器，尤其是带中心抽头引出和共模扼流圈的那种。原因很简单：千兆四对差分线，如果每对都单独加共模扼流圈，PCB上要放四个额外的元件，走线复杂度直线上升，而且每个扼流圈的位置和走线都会引入新的不对称。集成式变压器把这些东西封装在一起，内部走线已经优化过，你只需要把差分对从变压器引脚拉到PHY引脚就行，变量少了很多。

但集成式变压器也不是万能的。有些集成式变压器的中心抽头位置固定，如果你的PHY芯片要求的端接方式不匹配，就得额外加元件或者改电路。所以选型的时候一定要拿到变压器的内部电路结构图，确认中心抽头的连接方式。

2.2 变压器中心抽头的处理方式

网络变压器的中心抽头处理是千兆网口设计里最容易出错的地方之一。变压器两侧都有中心抽头：网线侧（RJ45侧）和PHY侧。网线侧的中心抽头通常通过一个75欧姆电阻和一个1000pF电容串联后接地，或者通过一个共模扼流圈后接地，目的是提供共模电流的泄放路径。PHY侧的中心抽头则根据PHY芯片的要求，可能接电源、接地、或者通过电容接地。

这里有个坑：不同厂家的PHY芯片对中心抽头的处理要求完全不同。有的PHY芯片要求PHY侧中心抽头通过一个0.1uF电容接地，有的要求接1.8V或3.3V电源，还有的要求通过一个电阻分压网络偏置。如果你不看PHY芯片的数据手册，直接照抄别人的电路，很可能中心抽头接错，导致链路完全不通或者误码率极高。

我遇到过一个案例：某款PHY芯片要求PHY侧中心抽头通过0.1uF电容接地，但设计者参考了另一款PHY的电路，把中心抽头接到了3.3V电源。结果板子回来，千兆链路能协商上，但跑流量几分钟就断一次。后来查了数据手册才发现中心抽头接错了，改过来之后稳定运行。

2.3 变压器下方PCB区域的禁布要求

网络变压器下方通常有金属外壳或者内部线圈结构，这些结构会与PCB上的走线和平面产生寄生耦合。所以变压器下方一般要求禁布所有信号线，参考平面也要挖空或者做特殊处理。

具体做法是：在变压器投影区域下方，所有层都不走信号线，内层的参考平面（通常是地平面）在这个区域要挖空，挖空区域比变压器投影区域每边大1到2毫米。挖空的目的不是隔离，而是避免变压器内部的共模噪声通过平面耦合到其他信号上。

但这里有个矛盾：变压器到PHY的差分对要从变压器引脚出发，如果变压器下方完全禁布，差分对就必须绕到变压器外面再走。这时候要注意，绕行的路径要尽量短，而且四对差分对的绕行路径要尽量对称。我见过有的设计为了避开变压器下方禁布区，把其中一对差分线绕了很远，结果四对线之间的长度差异超过5毫米，千兆链路直接协商失败。

所以我的建议是：在布局阶段就把变压器和PHY芯片的位置关系确定好，尽量让变压器到PHY的差分对走线路径短且对称。如果实在避不开，宁可把变压器稍微挪一下位置，也不要让差分对绕大弯。

3. 差分对布线：从变压器引脚到PHY引脚的实战细节

3.1 差分阻抗的计算与叠层设计

千兆网口差分对的差分阻抗目标是100欧姆。这个100欧姆不是随便定的，而是网线、变压器、PHY芯片整个链路的统一标准。PCB上的差分阻抗由走线宽度、走线间距、到参考平面的距离、以及PCB材料的介电常数共同决定。

以常见的四层板为例，信号层到参考平面的距离通常是0.2毫米左右（半固化片厚度），FR-4材料的介电常数约4.2。在这个条件下，如果要做到100欧姆差分阻抗，走线宽度大约0.15毫米，差分对间距大约0.2毫米。但具体数值必须用阻抗计算工具算，不能凭感觉。

我通常用Saturn PCB Toolkit或者Polar SI9000来算差分阻抗。算的时候要注意，差分阻抗和单端阻抗是两回事。差分阻抗约等于2倍单端阻抗乘以一个耦合系数。如果差分对间距很近，耦合强，差分阻抗会低于2倍单端阻抗；如果间距远，耦合弱，差分阻抗接近2倍单端阻抗。

实际设计中，我建议差分对间距不要太小，否则耦合太强，对共模噪声的抑制反而变差。一般间距取走线宽度的1.5到2倍比较合适。比如走线宽度0.15毫米，间距取0.25到0.3毫米。

叠层设计方面，千兆网口最好用四层板以上，信号层紧邻地平面。四层板的典型叠层是：顶层信号、内层地、内层电源、底层信号。差分对走在顶层或底层，参考平面是内层地。这样走线的参考平面连续，阻抗容易控制。

如果只能用两层板，差分阻抗控制会非常困难，因为两层板的介质厚度通常较大，要走100欧姆差分阻抗，走线宽度和间距都要很大，占用面积多，而且参考平面不连续的问题很难解决。所以千兆网口我强烈建议至少四层板。

3.2 差分对的等长与对称性控制

千兆网口四对差分线，每对内部的两根线要等长，四对之间的长度差异也要控制。具体标准是：每对内部两根线的长度差异不超过5密尔（约0.127毫米），四对之间的长度差异不超过50密尔（约1.27毫米）。

为什么这么严格？因为千兆信号采用四对并行传输，如果四对之间的延迟差异太大，接收端无法正确对齐四对信号，链路训练就会失败。每对内部两根线的长度差异会导致差分信号转换为共模信号，产生EMI问题，同时降低信号眼图的开眼度。

实际操作中，等长控制要在布线阶段就做好，不要等到最后再绕线补偿。绕线补偿（蛇形走线）会引入额外的寄生电感和电容，破坏差分阻抗的连续性。如果必须绕线，蛇形走线的幅度要小，间距要均匀，而且绕线部分要尽量靠近接收端，不要靠近发送端。

我见过有的设计为了等长，在差分对中间绕了一大段蛇形线，结果那段走线的差分阻抗严重偏离100欧姆，眼图直接闭合。正确的做法是在布局阶段就把变压器和PHY的位置摆好，让四对差分对的走线路径天然等长，尽量减少后期补偿。

3.3 差分对与参考平面的关系处理

差分对的参考平面必须连续，这是铁律。如果差分对从顶层走到内层，参考平面从地平面切换到电源平面，中间必须有过孔和缝合电容，保证返回电流有连续的路径。

具体来说，差分对换层的时候，每根线旁边都要放一个地过孔，两个地过孔尽量靠近差分对的换层过孔。地过孔的作用是为返回电流提供低阻抗路径。如果换层处没有地过孔，返回电流被迫绕远路，形成大的电流环路，导致辐射EMI和信号完整性问题。

另外，差分对下方的参考平面不要开槽。如果参考平面上有槽，返回电流被迫绕过槽，同样形成大环路。我见过一个设计，差分对下方地平面为了避开一个安装孔开了一个槽，结果千兆链路误码率很高。后来把安装孔挪走，地平面补全，问题解决。

如果差分对必须跨过平面分割（比如从数字地跨到模拟地），那就在跨分割处放缝合电容，通常是0.1uF和0.01uF并联，尽量靠近跨分割点。但最好的做法是避免跨分割，千兆网口的差分对下方应该是一整块完整的地平面。

3.4 变压器到PHY走线的长度限制

变压器到PHY的差分走线长度有没有限制？严格来说没有绝对限制，但越短越好。我个人的经验是，这段走线控制在25毫米以内比较稳妥，超过50毫米就要特别小心。

为什么？因为这段走线是板级走线，没有变压器隔离，PHY芯片的发送信号直接通过这段走线传到变压器。走线越长，损耗越大，反射越严重，EMI辐射也越强。而且长走线更容易受到周围噪声的干扰。

如果布局限制，这段走线必须很长，那就要考虑用更低损耗的PCB材料（比如FR-4的改进型或者更高级的材料），并且要严格控制阻抗。但说实话，千兆网口用普通FR-4，走线在25毫米以内，损耗完全可以接受。超过50毫米，即使用好材料，眼图也会明显变差。

所以布局阶段一定要把变压器和PHY芯片放近，这是最有效的优化手段。我通常把变压器和PHY芯片的距离控制在15到20毫米，差分对走线尽量走直线或者大弧度弯，避免90度拐角。

4. PHY芯片接口布线与端接匹配的坑

4.1 PHY芯片MDI引脚的扇出方式

PHY芯片的MDI引脚通常很密，引脚间距可能是0.5毫米甚至更小。四对差分线要从这些密集的引脚扇出到变压器，扇出方式直接决定了差分对的对称性。

常见的扇出方式有两种：直接扇出和过孔扇出。直接扇出是差分对从引脚直接走到变压器，不换层。过孔扇出是差分对从引脚出来后打过孔换到内层，再走到变压器。直接扇出的信号质量最好，因为没有过孔引入的寄生参数。但直接扇出要求PHY芯片和变压器在同一层，而且引脚排列要允许差分对直接走出来。

如果必须过孔扇出，那就要注意过孔的设计。差分对的过孔要尽量靠近，两个过孔之间的距离要一致，过孔周围的参考平面要完整。过孔的反焊盘（anti-pad）不要太大，否则会破坏参考平面的连续性。我通常把过孔反焊盘控制在比过孔直径大0.2毫米左右。

另外，PHY芯片的电源引脚和地引脚要就近放去耦电容，去耦电容的接地端要尽量短，直接打到地过孔上。MDI引脚附近不要放其他信号线，尤其是时钟线和电源线，避免耦合噪声。

4.2 端接电阻的位置与选型

PHY芯片的MDI接口通常需要端接电阻，有的是内置的，有的是外置的。外置端接电阻的位置非常关键，必须尽量靠近PHY芯片的MDI引脚。

端接电阻的作用是匹配差分阻抗，吸收反射。如果端接电阻离PHY引脚太远，那段走线就没有被端接，反射依然存在。我通常把端接电阻放在PHY引脚和变压器之间的走线上，距离PHY引脚不超过5毫米。

端接电阻的选型也要注意。千兆网口通常用两个50欧姆电阻串联，中间接地，形成100欧姆差分端接。电阻的精度要求至少1%，温度系数要低。不要用5%精度的电阻，否则差分阻抗偏差太大。

有些PHY芯片内置了端接电阻，可以通过寄存器配置。这种情况下，外部就不需要再加端接电阻了。但要注意，内置端接电阻的精度通常不如外置的，如果链路质量要求高，还是建议用外置端接。

4.3 共模扼流圈的位置选择

共模扼流圈可以放在变压器和PHY之间，也可以放在RJ45和变压器之间。放在变压器和PHY之间的好处是，共模扼流圈可以抑制PHY芯片产生的共模噪声，防止噪声通过变压器耦合到网线上。放在RJ45和变压器之间的好处是，可以抑制网线引入的共模噪声。

我个人的做法是，如果变压器是集成式的，共模扼流圈通常已经集成在变压器内部，不需要额外加。如果变压器是分立式的，共模扼流圈放在变压器和PHY之间，尽量靠近变压器。这样共模扼流圈和变压器之间的走线短，寄生参数小。

共模扼流圈的选型要注意额定电流和阻抗特性。千兆网口的共模扼流圈通常要求100MHz时共模阻抗在1000欧姆以上，差模阻抗尽量小。如果共模扼流圈的差模阻抗太大，会衰减差分信号，导致眼图变差。

4.4 PHY芯片下方地平面的处理

PHY芯片下方通常要求有一块完整的地平面，用于散热和提供返回电流路径。但PHY芯片内部有数字电路和模拟电路，地平面如果处理不好，数字噪声会耦合到模拟部分，影响MDI接口的信号质量。

我的做法是，PHY芯片下方用一整块地平面，但在PHY芯片的模拟电源引脚附近，用磁珠或者电感把模拟地和数字地分开，然后在一点连接。这样数字噪声不会直接进入模拟地，但模拟地和数字地之间又有直流通路，不会形成大的地电位差。

另外，PHY芯片的散热焊盘要打足够多的地过孔，过孔要均匀分布，不要集中在某个区域。散热焊盘的地过孔不仅用于散热，还用于提供低阻抗的接地路径。如果地过孔太少，散热焊盘的接地阻抗高，会影响MDI接口的信号质量。

5. 实测中常见的千兆网口问题与排查思路

5.1 链路只能协商到百兆的典型原因

板子回来，插上网线，发现链路只能协商到百兆，强制千兆就丢包。这个问题我遇到过很多次，原因通常有以下几个：

第一，差分对阻抗偏离100欧姆太多。用TDR（时域反射计）测一下差分对的阻抗，如果偏离超过15%，基本就是阻抗问题。检查走线宽度、间距、参考平面是否连续。

第二，差分对不等长。四对差分线之间的长度差异超过50密尔，或者每对内部两根线长度差异超过5密尔。用PCB设计软件的长度统计功能检查。

第三，变压器中心抽头接错。对照PHY芯片数据手册，检查变压器PHY侧中心抽头的连接方式。

第四，端接电阻缺失或者位置不对。检查端接电阻是否焊接，阻值是否正确，位置是否靠近PHY引脚。

第五，PHY芯片配置寄存器不对。有些PHY芯片需要软件配置才能支持千兆，检查驱动或者配置寄存器。

排查顺序建议从阻抗和等长开始，这两个是最常见的。如果阻抗和等长都没问题，再查变压器中心抽头和端接电阻。最后查PHY配置。

5.2 误码率高的调试过程

链路能协商到千兆，但跑流量时误码率高，丢包严重。这个问题比协商不上更隐蔽，因为链路看起来是通的，但实际传输质量差。

我遇到过一次，误码率高的原因是差分对下方的地平面有一个小槽，是之前改板时为了避开一个测试点挖的。这个槽导致返回电流绕路，形成了大的电流环路，引入了噪声。后来把测试点挪走，地平面补全，误码率立刻降到正常水平。

还有一次，误码率高是因为变压器到PHY的走线太长，超过了40毫米，而且走线经过了电源模块附近，耦合了电源噪声。后来把电源模块挪远，走线缩短到20毫米，问题解决。

排查误码率问题，我通常先用示波器看眼图。眼图如果闭合或者开眼度很小，说明信号质量差。然后逐步排查：差分阻抗、等长、参考平面连续性、周围噪声源、端接匹配。如果眼图看起来还行但误码率还是高，那可能是共模噪声问题，检查共模扼流圈和变压器中心抽头的处理。

5.3 辐射EMI超标与差分对布线的关系

千兆网口的辐射EMI超标，很多时候和差分对布线有关。差分信号本身辐射很小，因为两根线的辐射相互抵消。但如果差分对不对称，或者参考平面不连续，差分信号就会转换为共模信号，共模信号辐射很大。

我见过一个设计，差分对换层时没有放地过孔，返回电流绕了一个大圈，结果在200MHz到500MHz频段辐射超标。后来在换层处加了地过孔，辐射立刻降下来。

另外，差分对的走线如果靠近板边，辐射也会增强。板边没有参考平面，差分对的电磁场会向外辐射。所以差分对要尽量远离板边，至少保持3倍走线宽度的距离。

如果辐射EMI超标，先检查差分对的对称性和参考平面连续性。然后用近场探头扫描板子，找到辐射源。通常辐射源就是差分对换层处或者参考平面不连续处。

5.4 变压器发热与PCB布局的关系

网络变压器在工作时会发热，尤其是千兆网口，四对差分线同时工作，变压器内部的损耗比百兆大。如果变压器发热严重，会影响周围元件的可靠性，甚至导致变压器性能下降。

变压器发热和PCB布局的关系是：如果变压器周围没有足够的铜皮散热，或者变压器下方没有散热过孔，热量散不出去，温度就会升高。我的做法是，在变压器下方和周围铺铜，打散热过孔，过孔连接到内层地平面。这样变压器的热量可以通过铜皮和过孔传到地平面，散到整个板子上。

另外，变压器不要放在其他发热元件旁边，比如电源芯片、功率电感。两个热源靠在一起，局部温度会叠加，加速元件老化。

6. 从原理图到PCB的检查清单与经验总结

6.1 原理图阶段的检查要点

在画PCB之前，原理图阶段就要把几个关键点确认好：

• 变压器选型是否匹配PHY芯片？确认变压器的匝数比、中心抽头方式、共模扼流圈参数。
• PHY芯片的MDI接口是否需要外部端接？端接电阻的阻值和精度要求。
• 变压器网线侧中心抽头的处理方式？是直接接地还是通过电阻电容接地？
• 共模扼流圈的位置？是集成在变压器里还是外置？
• 电源和地的分割方式？模拟地和数字地如何连接？

这些点在原理图阶段确认好，PCB阶段就不会反复改。

6.2 PCB布局阶段的优先级排序

布局阶段，我的优先级排序是：

1. 先放变压器和PHY芯片，确定两者的相对位置，尽量靠近。
2. 再放RJ45连接器，确定RJ45到变压器的走线路径。
3. 然后放端接电阻和共模扼流圈，尽量靠近PHY芯片。
4. 最后放其他元件，注意不要挡住差分对的走线路径。

布局完成后，用PCB设计软件的3D视图检查一下，确认差分对的走线路径短且对称，没有大的绕行。

6.3 布线完成后的自检清单

布线完成后，我通常会做以下自检：

• 差分对阻抗是否控制在100欧姆±10%？用阻抗计算工具复核。
• 每对差分线内部长度差异是否小于5密尔？四对之间长度差异是否小于50密尔？
• 差分对下方参考平面是否连续？有没有开槽或者跨分割？
• 差分对换层处是否有地过孔？地过孔是否靠近换层过孔？
• 端接电阻是否靠近PHY引脚？阻值和精度是否正确？
• 变压器下方是否禁布？禁布区域是否足够？
• 差分对是否远离板边和噪声源？

这个清单过一遍，基本能避免90%的常见问题。

6.4 打板回来后的实测验证步骤

板子回来，不要急着插网线跑流量。先做以下验证：

1. 用万用表测一下差分对的通断，确认没有短路和开路。
2. 用TDR测差分阻抗，确认在100欧姆±10%以内。
3. 上电，测PHY芯片的电源和时钟是否正常。
4. 插网线，看链路是否能协商到千兆。
5. 如果能协商到千兆，跑iperf或者类似工具，测吞吐量和误码率。
6. 用示波器看眼图，确认眼图开眼度足够。
7. 用近场探头扫辐射，确认没有明显的EMI热点。

如果以上步骤都通过，这块板子的千兆网口基本就稳了。

6.5 几个容易被忽视的细节

最后分享几个容易被忽视但很关键的细节：

第一，差分对的焊盘设计。变压器和PHY芯片的焊盘如果太大，会引入寄生电容，破坏差分阻抗。焊盘尺寸要尽量小，和走线宽度匹配。

第二，差分对的过孔设计。过孔不要太大，反焊盘不要太大，过孔周围的参考平面要完整。如果过孔必须大，那就用背钻去掉多余的过孔 stub。

第三，差分对的测试点。如果要在差分对上加测试点，测试点要对称，而且测试点不能太大，否则会破坏差分阻抗。最好用差分探头直接测，不要加测试点。

第四，变压器的屏蔽。有些变压器带屏蔽外壳，屏蔽外壳要接地，而且接地要低阻抗。如果屏蔽外壳接地不好，反而会成为辐射源。

第五，PHY芯片的复位和时钟。PHY芯片的复位信号和时钟信号要干净，不要有毛刺。复位信号要加滤波电容，时钟信号要走差分或者加屏蔽。

这些细节看起来小，但每一个都可能成为千兆网口不稳定的原因。我在实际项目中，每次都会把这些点过一遍，虽然花时间，但能避免后期调试的很多麻烦。千兆网口PCB设计没有什么高深的理论，就是把每一个细节做到位，阻抗控制好，对称性保持好，参考平面处理好，剩下的就是水到渠成的事。