企业官网建设流程全解析

做了这么多年的硬件设计，以太网口绝对是每个板子上“看着简单、翻车起来要命”的部分。很多工程师画板子时，觉得RJ45加个变压器、拉几对差分线就完事，结果试板一测就是丢包、降速、辐射超标，最后查来查去，问题基本都出在差分线布局和布线细节上。

这篇就给做PCB设计、硬件调试的朋友，把以太网口差分线布局优化这件事完整捋一遍。从信号链路到底层参数，从器件摆位到走线规则，再到实测调试遇到的典型问题，尽量用我实际画板、Debug的经验来讲，不绕弯子，直接上干货。不管是刚入行的硬件新人，还是被EMC测试折磨过的老工程师，都能在这篇里找到动手就能用的东西。

1. 动手布局前，先看透以太网口的信号链路

1.1 从PHY芯片到RJ45插座，信号到底走了哪几步

很多工程师上来就摆器件、拉线，连信号从PHY出来之后经过什么元件都没完全搞清楚，这确实是大量网口问题的主因。以太网口看起来就是“PHY加变压器加RJ45”，但实际信号链路里每一步都有讲究。

以100BASE-TX百兆网为例，PHY芯片通过一对发送差分线TX±和一对接收差分线RX±与网络变压器连接。信号从PHY引脚出来之后，先经过网络变压器做电气隔离和共模抑制，再通过双绞线传出去。千兆网更复杂一点，用了四对差分线，也就是BI_DA±、BI_DB±、BI_DC±、BI_DD±，四对线同时收发，对等长、串扰的要求明显更高。

链路里除了变压器，还常见两类器件：共模电感和ESD防护器件。共模电感用来抑制网线上的共模噪声，ESD器件用来泄放静电和浪涌。有些设计还会在RJ45和变压器之间加Bob Smith端接网络，用电阻和电容组合做共模阻抗匹配。这些器件在原理图里可能只是几个符号，但布局时摆错位置，直接决定板子的性能上限。

我见过不少板子，原理图设计没问题，PHY芯片手册里的参考电路也照着画了，结果画PCB时把共模电感摆到了靠近PHY的一侧，把ESD器件放到了变压器后面，ESD泄放路径绕了一大圈，测试时静电打不过，网口直接挂掉。布局顺序这件事，越早想清楚，后面返工越少。

1.2 器件选型与摆放顺序：RJ45、ESD、共模电感、变压器的位置关系

以太网口区域的器件摆放顺序，核心逻辑是“沿着信号路径排，让干扰和泄放路径最短”。信号从RJ45进来，先经过ESD器件做防护，再经过共模电感和变压器隔离，最后才到PHY芯片。这个顺序不能乱。

ESD器件一定要紧贴RJ45连接器放置，是“紧贴”而不是“附近”。因为ESD是瞬态大电流，泄放路径越短，残压越低，对后级器件的威胁越小。实际画板时，我会把TVS阵列放在RJ45引脚焊盘内侧，尽量靠近连接器本体，让ESD电流一进入PCB就被泄放到地。

共模电感建议放在ESD之后、变压器之前，也就是次级的共模路径上，这样网线上的共模噪声先被电感抑制，再进入隔离变压器。变压器本身要靠近RJ45，这个和许多参考设计一致，但更重要的是变压器初级侧（连接PHY的一侧）和次级侧（连接RJ45的一侧）的方向要分清。

很多PHY芯片参考设计里，变压器初级次级之间有明确的“安全距离”要求。我一般会把变压器旋转90度摆放，让初级引脚和次级引脚分别朝向两侧，中间留出隔离缝隙。这样做隔离地时也更方便，不会出现初级次级地平面连成一片的问题。

1.3 搞清楚百兆和千兆的差异，布局差异在哪

百兆网和千兆网在实际布局上的差异，比很多人想象中更大。百兆只有两对差分线，占用的引脚和布线资源少，对线间等长要求相对宽松。千兆有四对差分线，而且工作在125MHz或更高频率，四对线之间的skew会直接影响传输质量。

布局时，千兆网口要注意四点：一是PHY芯片到变压器的走线尽量等长，不要某一对特别长；二是四对差分线之间的间距要给够，避免线间串扰；三是变压器四个绕组的参考平面要保持完整；四是整个网口区域的隔离和挖空设计要更彻底。

还有一点容易忽略：百兆网只要两对线，很多PHY芯片或连接器会把另外两对线复用为LED指示灯或其他功能。千兆网必须四对全用，没得商量。如果设计时预留的是千兆，但测试时发现降级成百兆，排除芯片配置问题后，多半就是其中一对差分线的参考平面被破坏，或者等长差得太多。

2. 差分线的核心参数：阻抗、线宽、等长

2.1 100Ω差分阻抗是怎么来的，怎么定

以太网差分线的目标差分阻抗是100Ω，这个100Ω是IEEE 802.3规范根据双绞线特性阻抗定的。双绞线的差分阻抗典型值在100Ω左右，PCB上的差分线要和它对上，否则信号在连接处就会发生反射。

差分阻抗和单端阻抗的关系，简化理解是：当两根线间距足够远时，差分阻抗约等于两根单端线阻抗之和的二倍。也就是说，如果单端阻抗也是50Ω，两根线各自对参考平面呈50Ω，那么理论上的差分阻抗接近100Ω。但实际两根线靠得近，彼此之间有耦合，差分阻抗会低于两倍单端阻抗，所以线宽要微调。

工程上不会手动算这个，都是用场求解器或阻抗计算软件。我的习惯是先用Polar SI9000这类软件按板厂叠层算一个初步线宽线距，然后发给板厂确认，板厂会按他们的工艺参数给出最终建议值。这个过程不能跳过，哪怕同是FR4板材，不同板厂的树脂含量、铜厚、绿油厚度都有差异，差分阻抗能差出5到10Ω。

2.2 用Polar SI9000算一个表层微带差分的实例

这里举一个常见4层板的例子，方便大家理解整个推算过程。假设板厚1.6mm，叠层是L1信号层、L2地平面、L3电源平面、L4信号层，表层铜厚1oz，介质用FR4，DK按4.2估算，表层到L2的介质厚度约0.15mm。

打开Polar SI9000，模型选择Edge-coupled Coated Microstrip 1B，因为表层差分线上面有绿油覆盖，用带涂覆层的模型算出来的结果更接近实际。输入参数：介质高度H1=5.9mil，DK=4.2，线宽W=5mil，线距S=8mil（这里的S一般指线边到线边的间隙），铜厚T=1.2mil，绿油厚度C1/C2约0.5mil，绿油DK=3.8。

计算结果出来，差分阻抗可能在95Ω到105Ω之间浮动。不满100Ω的话，就调整线宽或线距。线宽增大，阻抗下降；线距增大，耦合变弱，差分阻抗会向两倍单端阻抗靠拢，也就是通常理解是阻抗升高。实际操作中，我会把线距优先定在8mil，然后只调线宽，这样改动规则时更直观。

需要提醒的是，现场板厂给出的叠层数据和理论模型总是有差异。我现在的做法是，先按上面的方法算一轮，把线宽线距写到PCB设计规则里，投板前把走线图形和叠层信息一起发给板厂，让他们评审并反馈建议值。大部分靠谱的板厂都会帮你复核一遍，如果有出入，以板厂实测为准。

2.3 等长控制的三个层次：差分对内、四对之间、PHY到变压器

差分线等长这件事，分三个层次，理解清楚会对实际约束非常有帮助。

先讲差分对内等长。TX±和RX±这两根线，理想情况下长度要完全一致，实际很难做到，所以需要设一个误差范围。百兆网一般控制在5mil到10mil以内就够了，千兆网建议控制在5mil以内。差分对内不等长的直接后果是产生共模分量，增加辐射和接收端误码风险。

第二层是千兆四对差分线之间的等长。因为千兆是四对线同时传输，哪一对线长了，就会导致对间skew随时间积累，接收端的对齐电路处理不了，就会出现丢包和速度降级。这一层的约束通常由PHY芯片手册给出，常见要求是四对之间的长度差控制在几十mil以内，具体以芯片资料为准。

第三层是PHY芯片到变压器这一段，以及变压器到RJ45这一段，尽量短且等长。尤其是PHY到变压器这一段，信号幅度还比较大，走线过长容易引入噪声，也会影响回流路径。我习惯在器件摆位时就把PHY的引脚方向和变压器位置对齐，让对应网络尽量直连，减少绕线。需要说明的是，第三个层次主要靠布局优化来配合，布线时用等长工具做微调。

3. 布局优化的几个关键动作

3.1 网口区域的隔离带与参考平面分割

网口区域需要和其他数字电路区域做隔离，核心原因是网口对外的线缆是天线，能接收和辐射电磁干扰。如果网口下面的地平面和主控板的地平面完全连在一起，外界干扰就会通过地平面传进整个系统。

实际操作中，我通常在网口变压器和主电路之间画一圈Keepout隔离带，把网口区域的地平面割开。初级侧的“地”连接到主板的数字地，次级侧的“地”是浮地或通过高压电容连接到机壳地。这样做的好处是：网线上的共模干扰只会在次级侧流动，不会直接灌进主板地。

隔离带不是随手画个矩形就完了，要保证隔离带下方所有层的铜皮都清除干净，包括信号层、地平面层、电源平面层。我之前遇到过一种情况，顶层隔离带画了，但第二层地平面没挖空，初级次级通过地平面在内部又连上了，隔离完全失效，EMC测了好几次才找到原因。

3.2 网口下方要不要挖空：取舍与实操

网口区域能不能铺地，这是新手问得最多的问题之一。先说结论：网口连接器和变压器下方的区域，一般不建议大面积铺地，尤其是次级侧，应该挖空。

挖空的原理不难理解：网口变压器次级侧连接的是外部双绞线，外部噪声会通过线缆耦合进来，如果次级侧有完整地平面，相当于给这些噪声提供了一个大面积的耦合面，共模电流会在地平面上跑来跑去，影响整个系统。把网口下方挖空，能减小寄生电容，让共模噪声尽量通过变压器和端接网络泄放掉，而不是在地平面上扩散。

但是！挖空会带来一个新问题：差分线经过挖空区域时没有参考平面，阻抗会突变。所以网口下方的挖空区域，不能让差分线从上面跨过去。实际布局时，我一般把挖空区域控制在变压器引脚后方，让差分线在变压器引脚处就要么垂直转向离开，要么通过过孔换层，保证走线下方始终有连续参考地。挖空区域的边界要和差分线保持足够距离，至少3到5倍线宽，否则还是会因为边缘耦合出问题。

3.3 时钟、电源去耦与差分线的避让关系

网口PHY芯片通常自带一个25MHz或50MHz的晶振，这个时钟信号的能量集中在一定频率上，如果布局时离差分线太近，会通过空间耦合或地平面耦合到差分对上，造成抖动和眼图劣化。

我布局时，晶振和PHY芯片之间的距离尽量缩短。时钟走线如果走表层，不要和差分线平行走太长，哪怕中间隔了地平面，也有必要绕一下。如果走内层，要保证上下层都有完整地平面包裹，避免时钟信号向差分线方向辐射。

电源去耦是另一个容易忽略的点。PHY芯片的电源引脚需要有足够多的去耦电容，而且这些电容的位置要尽量靠近引脚。电源走线经过长距离再从电容到引脚，等于去耦电容白放了。我习惯在PHY电源引脚旁边先放一个0.1uF的高频电容，再放一个10uF的钽电容或陶瓷电容，形成高低频搭配。

去耦电容摆放时还有一个细节：电容的过孔到电容焊盘的连线和电容焊盘到引脚的连线，都要尽量短。有些工程师喜欢把过孔打在电容旁边，然后走线绕一圈再回到引脚，这样电容到引脚之间的寄生电感增大，去耦效果大打折扣。

3.4 以太网口的接地方案：信号地与机壳地的处理

以太网口的接地方案，业界有不同的流派，但原则是明确的：RJ45连接器的金属外壳，应该连接到机壳地或专门的“屏蔽地”，不要直接接到主板的信号地。

最常见的方案是，RJ45外壳通过一个1MΩ电阻并联一个4.7nF高压电容连接到信号地，或者直接连接到机壳地。电阻的作用是泄放积累的静电电荷，电容的作用是给高频噪声提供低阻抗回流路径。选择这个组合的考虑是：直流和低频被电阻限制，避免地环路；高频通过电容耦合，给共模电流一个返回路径。

这里有个实战经验：有些设计偷懒，直接把RJ45外壳接到信号地，ESD测试时静电电流顺着外壳进入地平面，在系统内部乱窜，轻则丢包，重则复位。拆掉外壳到信号地的连接、改成电阻电容桥接之后，问题会明显改善。如果设备有金属机箱，RJ45外壳尽量和机箱直接接触，而不是靠PCB走线连接。

4. 布线阶段的实战技巧

4.1 在Altium Designer里配置差分对规则并走线

布局搞定了，进入布线阶段。以Altium Designer为例，把差分对规则配置好，再动手拉线，能省很多事。

先在原理图里定义好差分对。给差分信号命名时要规范，比如TX_P和TX_N，或者TXN和TXP，后缀要统一。然后到PCB的Differential Pairs面板中，自动把同名的_P和_N网络匹配成差分对。如果原理图命名不规范，后续手动匹配会很麻烦。

然后在Design Rules里设置差分布线规则。需要注意的是，Altium里设置差分规则时，有两个阻抗相关的参数：一个是线宽Width，一个是Gap。规则里的Min/Max/Typical分别对应最小、最大、目标值。差分阻抗设计时，线宽和间距往往同时影响阻抗，所以要么宽度优先，要么间距优先。我个人习惯固定间距，只让宽度在一定范围内变化，等长时也更好控制。

实际走线时，从PHY引脚开始拉，用快捷键启动差分对布线模式。Altium里可以先选中差分对，然后使用放置菜单里的“Differential Pair Routing”命令，大约快捷键按P、D、R就能进入。拉线时按Shift+W切换规则里的线宽方案，Tab键可以临时调整参数。走完两对线之后，再用长度调节工具做等长。

4.2 高速差分线的过孔、转角与等长补偿

差分线在理想状态下应该整段走同一层，少打孔。但实际板子层数有限，经常必须换层。换层时要注意两个问题：返回电流路径和过孔阻抗不连续。

对差分对来说，两个过孔要对称放置，间距尽量小，最好让两根线从过孔出来的方向和进去的方向一致，减少不对称产生的共模分量。过孔附近的地过孔也很重要，换层时在旁边打一个地过孔，给返回电流提供通路，这个细节很多人会漏。我画4层板时，差分线从表层换到内层，都会在同一点附近补一到两个地过孔，实测对信号质量帮助明显。

转角方面，差分线不要走90度直角，优先用135度斜角或圆弧。直角转角会产生阻抗突变，同时拐角外侧的导线更长，会造成差分对内相位偏移。Altium里的交互式布线支持自动圆角，我一般设置短线圆角后再统一处理。

等长补偿时，要在哪里绕线也是有讲究的。我习惯把等长补偿放在靠近PHY芯片的一端，不要在靠近连接器的一端绕。原因是连接器端是外部接口，绕线多了会在网口区域形成额外的辐射结构。靠近芯片端绕线，噪声还有一部分被芯片内部吸收，影响相对小一些。

4.3 绕线等长的几种常见绕法

等长绕线有几种常见形态，说下我的实际感受。

第一种是“Trombone”长号式，就是拉出一个U形或S形的绕线。这种绕法最常用，适合长度差不太大的情况。要注意绕线的间距不能太小，绕线本身和相邻走线的距离至少要满足3W规则，否则绕线区域会变成串扰热点。

第二种是“Accordion”手风琴式，紧密折叠，适合长度差比较大的情况，但密集的折叠会让走线之间的耦合变大。实际上手风琴式绕线会让差分阻抗产生波动，我一般只在长度差超过200mil时才用，并且尽量减少折叠层数。

第三种是“在差分对内绕短根”，也就是只对其中一根线做补偿。这种办法会破坏两根线之间的耦合，虽然差分信号本身还能工作，但共模分量会增加。对百兆来说影响不大，对千兆最好少用。如果非得单侧补，就把补偿段放得远离芯片端，并且和其他走线拉开距离。

5. 试板阶段的常见问题与排查

5.1 丢包率高、连接降速，先别怀疑芯片

试板时遇到丢包率偏高、千兆连不上，或者连上之后频繁降级到百兆，很多工程师第一反应是芯片焊坏了或者软件配置有问题。我的建议是，先拿示波器或TDR看一下差分信号的波形和阻抗，再下结论。

最常见的问题是差分阻抗偏差太大。比如线宽设了6mil、间距8mil，但实测阻抗只有85Ω或偏到120Ω，接收端反射严重，误码率自然高。排查方法是找到差分线的TDR阻抗曲线，如果阻抗在某一段突然升高或降低，说明那个位置的线宽、间距或者参考平面出了问题。

还有一种容易忽略的情况：差分线没有穿过参考地平面，刚好跨过电源平面的分割槽，阻抗在那里突变。这种问题光看原理图是看不出来的，必须对照PCB版图仔细检查每一段走线的下方是什么层。我上次处理过一个千兆降级问题，查到最后一对差分线在BGA下方换层时，旁边地过孔没打好，返回电流绕了一大圈，把整个差分对的波形都拖垮了。

5.2 TDR和眼图怎么帮你看清问题

如果说丢包是症状，TDR和眼图就是诊断工具。TDR时域反射计能看到差分线沿线的阻抗变化，眼图则能看到信号在接收端的整体质量。

TDR测出来，如果阻抗曲线的上升沿和下降沿斜率一致，说明差分对的耦合正常。如果曲线在不该有变化的地方出现台阶，就能顺着时间轴换算成物理位置，找到具体是哪一段布局或走线出问题。换算方法很简单：TDR的横轴是时间，信号在FR4介质里的传播速度约为6inch/ns，往返时间再除以2就是距离。实测时我会先测一条从PHY到RJ45的完整路径，定位异常点后再放大看细节。

眼图测试更直观。把差分信号接到示波器上，用眼图模式观察，如果眼睛张开度不够、交叉点上下抖动厉害，说明抖动或共模干扰比较大。眼图出现明显塌陷时，我一般先怀疑电源噪声和参考平面不连续，再查时钟和差分线之间的耦合。另外提醒一句，测试时探头接地线要尽可能短，否则测出来的眼图失真，误判成板子问题。

5.3 网口布局优化速查表

根据我的项目经验，整理了一张网口区域布局和布线速查表，方便大家画板时对照检查。

布局阶段核心检查点：

• RJ45连接器紧贴板边，外壳连接到机壳地或通过电阻电容桥接到信号地
• ESD器件紧贴RJ45引脚，泄放路径越短越好
• 共模电感放在ESD之后、变压器之前
• 变压器初级与次级之间要有隔离带，初级次级地不要直接连通
• 网口下方区域按需挖空，但差分线下方必须有连续参考地
• 晶振远离差分线，电源去耦电容靠近PHY引脚放置

布线阶段核心检查点：

• 差分线优先走表层，换层时成对打孔并补充地过孔
• 差分对内等长误差控制在5mil到10mil以内，千兆按芯片手册从严执行
• 四对差分线之间尽量等长，间距满足3W到5W规则
• 转角用135度或圆弧，避免90度直角
• 等长补偿集中靠近PHY端，不要在RJ45端绕线
• 差分线不要跨分割，下方参考平面保持连续

这些规则看着多，实际画的时候只要按顺序走一遍，能避免大部分网口问题。做复杂板子时，我会在投板前把这几项逐条过一遍，比试板后再查要省太多时间。

6. 最后聊点实际教训

之前做过一块板子，网口部分改了三次版才稳定下来。第一次是ESD器件离RJ45太远，静电测试直接打挂了PHY；第二次是变压器隔离带没挖干净，共模噪声灌进主板，辐射超标；第三次是千兆四对线等长没控制好，实际传输速率只能跑到百兆。三次问题没有一次是芯片本身的问题，全是布局和布线的细节。

所以我现在画以太网口的流程基本固定了：先花半小时把信号链路和器件顺序想透，再定隔离和接地方案，最后才动手布线和绕等长。这套流程看起来慢，实际是省时间的，因为改板一次的周期远超画板省下来的那点时间。

如果你也在调网口问题，建议先从RJ45到变压器这一段看起，然后是隔离地和挖空，最后查差分阻抗和等长。按这个顺序排查，大部分问题都能定位到具体位置，不会在错误的环节上浪费时间。