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1. 先弄明白：乱序执行解决什么问题，NPU/GPGPU为什么以前不用它

这几年只要聊到NPU或者GPGPU的架构设计，总避不开一个问题：CPU那边玩了几十年的乱序执行（Out-of-Order Execution），到了AI加速器这边到底还有没有价值？我最早接触这个题目，是帮一个团队评估下一代AI加速器要不要引入乱序调度，当时内部吵得很凶。有人觉得GPU那么多warp切换，天然就在隐藏延迟，乱序完全多此一举；也有人觉得NPU里访存、矩阵、向量几类指令各自为战，顺序发射就是眼睁睁看着流水线空转。两边说的都有道理，但都不完全。这篇文章就把这条技术路线从头到尾拆一遍：乱序执行解决的本质问题是什么，NPU和GPGPU跟CPU的处境有什么不同，真要做的话微架构怎么选型、哪些模块最烧钱、验证和调试会踩哪些坑。

先说清楚适用人群和背景。这篇文章不是写给只看PPT的决策者看的，而是给做芯片前端设计、性能架构分析、编译器/驱动协同开发的人看的。你可能正在评估下一代NPU的指令调度方案，可能在为GPGPU的访存长尾延迟头疼，也可能只是单纯想把乱序执行在非CPU领域的落地方式搞明白。读完你需要带走的是三个判断：第一，乱序不是非黑即白的开关，而是一连串粒度和深度的选择；第二，NPU和GPGPU的乱序设计重点完全不同于CPU，盲目照搬Tomasulo算法一定会付出巨大代价；第三，真正值得做乱序的地方，往往藏在编译器管不到的动态行为里。

1.1 延迟隐藏：用大规模并行代替乱序

我们先回到最基础的问题：乱序执行到底在干什么？拆开来看，CPU引入乱序核心是为了对抗三种情况——缓存未命中带来的几十上百周期访存延迟、长依赖链导致的流水线停顿、以及分支预测错误带来的指令流中断。处理器内部维护一个乱序窗口（Reorder Buffer / Instruction Window），指令被取指译码后并不立即执行，而是等操作数准备好再发射，执行完成后再按原始程序顺序提交。这样一条访存指令卡住的时候，后面不依赖它的加法、比较、跳转可以先跑，CPU就“看起来”一直在干活。

GPU和NPU解决延迟问题的思路跟CPU完全不同。GPU靠的是海量线程并行，一个warp访问显存要等几百周期？没关系，warp调度器切换去发射其他就绪的warp，反正一个SM里有几十个warp可以轮换。NPU就更直接了，数据流高度规则，当前主流的NPU都采用深度流水线加编译器静态调度的方式：矩阵乘、向量运算、数据搬运这些操作的时间基本是编译期可预测的，软件把指令排得明明白白，硬件只需按部就班执行。这就像餐厅后厨，CPU的做法是让一个厨师面对一堆没有顺序要求的订单，胡乱的菜先炒；GPU的做法是请十个厨师，每人专职处理一桌客人的订单，某个订单卡住了就先招呼别的桌子；NPU的做法更狠，直接把每个订单的备菜、切菜、下锅时间精确到秒，排成一张总表，后厨照着表执行就行。

这套“并行代替乱序”的组合拳，在过去十几年一直很有效。GPGPU用大规模并行掩盖了访存延迟，NPU用静态调度避开了复杂的控制逻辑，把宝贵的芯片面积和功耗留给了ALU和片上存储。所以很长一段时间里，“乱序”这个词在GPU和NPU的语境里是不存在的，大家默认这是CPU为了单线程性能才愿意付出的昂贵代价。

1.2 顺序执行的收益和边界在哪里

顺序执行的好处是实打实的。硬件上不需要重命名映射表、不需要复杂的选择/wakeup逻辑、不需要年龄矩阵做最老指令仲裁，控制逻辑简单一个数量级。验证也轻松，指令总是按序发射、按序执行、按序写回，流水线行为和cycle级仿真完全可预测，边界case排查起来相对直观。功耗上更不用说，乱序执行里最烧钱的就是那一堆比较器和广播网络，顺序执行把这些全部省掉了。对NPU这种面积敏感、功耗敏感的加速器来说，顺序执行是默认选择。

但是顺序执行有它的边界。一句话概括：当指令流的执行延迟变得不可预测、且不同指令之间没有固定节奏的时候，顺序发射就会让硬件干等。这就带出了乱序执行在NPU/GPGPU领域真正的价值空间——它不是要替代并行隐藏延迟的机制，而是要处理并行机制管不到的那些“动态空隙”。本质上，乱序执行和线程并行并不互斥，它们解决的问题域有重叠但不完全一样。线程并行擅长应对单条指令流的延迟，乱序执行擅长应对多指令流之间的资源争用和依赖交错。对于NPU这种同时存在数据搬运、矩阵计算、向量计算、标量控制的异构处理器，乱序的价值恰恰体现在后一种场景。

2. 乱序在NPU/GPGPU的真正动机：什么时候才划算

前面说清楚了概念，这一节我们来回答一个关键问题：既然顺序执行这么省钱，到底什么样的实际场景值得引入乱序？我的经验是，判断标准只有一个——硬件的利用率有没有被动态因素拖垮。如果编译器静态排布的指令序列，到了运行时频繁因为预料之外的情况卡住，那就有乱序的必要。

2.1 不规则访存与分支发散带来的长尾效应

在GPGPU里，最典型的动态因素是访存模式的不规则。传统的优化型GPU应用里，比如图形渲染和规则的大矩阵运算，相邻线程访问的地址往往也是连续的，内存系统会被批量命中，延迟表现比较整齐。但到了图神经网络、稀疏卷积、推荐系统这些场景，每个线程处理的数据量、访问地址、是否命中缓存，差异非常大。一个warp里如果有线程访问慢速显存，而其他线程早已完成，整个warp都要等最慢的那一个完成才能继续。大量warp同时执行，各自的访存延迟参差不齐，就形成了所谓的长尾效应（long-tail latency）。

这种场景下再多的warp也可能被一起拖住，因为所有warp都在等待同一批慢速访存。此时如果能在指令层面做乱序调度，让那些不依赖访存结果的算术指令提前执行，就能有效填上这些等待气泡。实际做稀疏场景的同行应该都体会过：统计出来的ALU利用率可能连50%都不到，大量时钟周期都浪费在等待访存上。这种情况下加几个warp都未必能解决问题，反而增加寄存器压力和调度负担。

2.2 多指令流协作的NPU里，顺序等就是浪费

NPU这边的情况更加微妙。一个典型的NPU内部，至少存在四类执行单元：负责DDR和SRAM之间数据搬运的DMA引擎、负责矩阵乘法的张量核心、负责激活函数和归一化的向量单元（Vector Unit）、负责地址计算和控制流跳转的标量单元。这四类指令的执行时间差一两个数量级——一条DMA指令可能要搬几MB数据，耗时数万周期；一条矩阵指令几百到几千周期；一条向量指令几十周期；一条标量比较指令几个周期。

我们在做顺序执行的软流水编排时，最难受的就是如何对齐这四类指令的节奏。编译器要精确知道每条指令的执行时间才能排布流水，但DMA的实际耗时跟外部带宽拥塞程度有关，矩阵单元的耗时跟当前MAC阵列利用率有关，这些根本做不到编译期精确预测。一旦某条DMA指令因访存冲突多花了时间，后续依赖它的所有指令全部连锁延迟。在固定流水结构下，这几乎是NPU利用率上不去的头号原因。

如果给NPU加一个乱序调度窗口，让DMA、矩阵、向量、标量四类指令独立检测依赖、乱序发射，情况就完全不同了。DMA等数据的时候，矩阵指令继续跑；矩阵指令等输入buffer的时候，向量指令可以先处理前一个tile。不同指令流之间天然就是乱序重叠的关系，硬件只需要做一件事：在往片上buffer写数据的时候检测依赖冲突，避免覆盖尚未消费的数据。

2.3 编译器静态调度管不了的那部分“动态”

很多架构师对乱序的第一反应是：编译器先做静态调度不行吗？行，但前提是编译器掌握的信息足够完整。静态调度的前提是编译期可预测性，这在传统深度学习的静态shape场景下基本成立，但碰到动态shape、稀疏化、可变batch、图执行引擎动态改变算子实现这些情况，编译器的预测能力就捉襟见肘了。

举个例子。动态shape的推理任务里，输入序列长度是运行期才知道的，矩阵的tiling策略只能做运行时决策，数据依赖关系、片上内存分配、流水阶段划分全部变得不确定。编译器如果按照最坏情况排布，硬件利用率一定惨不忍睹；按照最好情况排布，又经常溢出或冲突。这种时候只有硬件运行时调度能兜底，乱序执行加动态依赖检测是解决动态负载最自然的手段。

所以我的判断是：GPGPU里值得做乱序的地方，主要集中在访存不规则引发的长尾效应上；NPU里值得做乱序的地方，主要集中在多种指令流协作重叠、以及编译器无法静态预测的动态负载上。除非你做的NPU只跑固定shape、固定拓扑、大规模稠密矩阵乘，否则早晚会碰到顺序发射解决不了的问题。

3. 核心微架构拆解：乱序NPU/GPGPU由哪些模块组成

确定了动机，我们进入正式的架构设计讨论。一个乱序执行的NPU或GPGPU，并不需要在所有模块上都照搬CPU的复杂设计，但有几个核心组件是必须面对的：取指与多发射策略、寄存器重命名与依赖跟踪、选择/唤醒调度器、乱序窗口管理、以及提交/回收机制。下面逐个拆解。

3.1 取指、译码与多warp调度：粒度才是核心差异

CPU乱序的第一站是取指和译码，NPU/GPGPU这里最大的差异在于指令流的数量。CPU通常每个核心单线程或双线程，取指单元很少需要同时跟踪多个PC；而GPU每个SM里有几十个warp，每个warp有独立的PC，取指器实际上是在多程序计数器之间轮转；NPU则通常只有1到2个主指令流，但指令流内部包含多个子指令类型。

在warp级调度这个层面，GPGPU其实已经天然具备了一种“粗粒度乱序”——每个周期warp调度器从多个warp中选择一个就绪的warp发射指令，不同warp之间的执行顺序完全取决于ready状态，没有任何人保证它们按程序序执行。这种粗粒度乱序完全不需要重命名，因为不同warp的寄存器上下文物理上是隔离的，不存在WAR或WAW依赖。真正有挑战的是warp内部的指令级乱序：让同一个warp里不依赖的访存指令和计算指令交错执行，这就需要在warp内部维护一个乱序窗口，并处理寄存器级别的依赖。

对于NPU来说，粒度又不太一样。因为NPU指令流数量少，但指令类型异构程度高，比较合理的做法是设置一个按执行单元分类的指令队列，每类执行单元一条队列，然后由一个中心调度器做跨队列调度。指令级乱序窗口一般不需要太大，十六项以内足够覆盖DMA和矩阵/向量指令的重叠需求，把窗口做的更大并不会带来明显的额外收益，只会白烧面积。

3.2 寄存器重命名和依赖跟踪：这块烧掉一半的复杂度

乱序执行最深的水在寄存器重命名和依赖跟踪。CPU的做法是维护一张从架构寄存器（如x86的RAX）到物理寄存器的映射表，新指令写入寄存器时分配一个新的物理寄存器，而不是直接覆盖旧值，这样WAR和WAW依赖被彻底消除，只有真正的读后写RAW依赖需要等待。但GPU和NPU很难承受全量寄存器重命名的面积开销。GPU一个SM的寄存器文件动辄256KB，对应上万个物理寄存器；NPU虽然寄存器少一些，但寄存器位宽大，做重命名映射表非常不划算。

实际操作中，更常见的是轻量重命名加集中式评分板（scoreboard）的方案。所谓轻量重命名，就是只对少数容易产生WAR和WAW的指令做寄存器映射，比如写片上buffer基地址的指令、控制DMA的目的地址寄存器等，其他算术指令的寄存器保持直连，冒险由调度器保守判断。集中式评分板则维护每条指令当前缺少哪些操作数，张量核心、向量单元、DMA引擎各自发射结果时广播唤醒正在等待该寄存器的指令。评分板结构和CPU的Tomasulo算法里的保留站（Reservation Station）类似，但省掉了大规模物理寄存器堆和重命名映射，代价是指令需要等到所有源操作数就绪才能离开指令队列，灵活性比完整乱序略低。

到底选完整重命名还是轻量评分板？我建议看依赖密度。GPGPU的shader代码寄存器使用密集，依赖链短，分支多，适合用warp级粗粒度乱序加轻量重命名；NPU的指令基本都围绕片上buffer和累加器做大的数据搬运，寄存器数量少但数据量大，依赖关系规则，用评分板加浅窗口性价比最高。

3.3 调度器、发射端口与旁路网络：面积功耗的隐形杀手

乱序执行真正吃面积的地方在调度器的选择/唤醒逻辑（Select/Wakeup）和旁路网络（Bypass Network）。先说调度器。一个标准的乱序窗口，每条指令在等待操作数时都要监听所有执行单元的结果总线，一旦发现自己的某个源操作数就绪，就置位等待状态；当所有源操作数都就绪后，该指令向发射仲裁器（Select Logic）发起请求。仲裁器要同时处理n条就绪指令和m个发射端口的竞争，内部需要一套年龄比较逻辑确保最老的指令优先发射。这部分的面积和功耗大约跟窗口深度n的平方成正比——窗口16项的时候比较器网络可能只占很小一块；窗口64项的时候，光这个网络就可能占到5%到10%的核面积，而且这些比较器每周期都在翻转，功耗非常可观。

旁路网络同样不容忽视。乱序执行的结果不是按序写回寄存器的，而是一路旁路转发给后续指令。当发射端口数量达到8个以上时，全互连旁路网络的布线压力非常大，容易出现时序收敛问题。在NPU的应用场景里，发射端口通常不会太多，矩阵单元一个端口、向量单元一个端口、DMA一个端口、标量一个端口就足够了，旁路压力相对可控。如果你做的是高主频GPGPU，端口数量和窗口深度都要降低预期，否则后端实现会哭的。

3.4 提交与异常处理：GPU/NPU不需要CPU那么严谨

乱序执行的最后一段是提交（Commit）和回收（Retire）。CPU做顺序提交是为了精确异常和精确中断——程序执行到第100条指令时收到外部中断，恢复后必须能精确地从第100条重新开始，不能多也不能少。GPU和NPU并没有这么重的精确异常需求，执行结果以正确的最终状态为目标，不需要每条指令级别的精确中断回复。因此，NPU/GPGPU的提交逻辑可以做得很轻：只要确保同步点（比如barrier指令、内存fence指令）前的所有指令都执行完毕，就可以安全地推进下一步。顺序提交窗口甚至可以是分组的——一组指令一批提交，省掉逐条维护状态的开销。

不过有一个地方不能省：调试和性能分析接口。乱序引擎的执行轨迹和指令流顺序完全不同，如果性能计数器只能提供IPC，当利用率低的时候很难判断瓶颈在依赖等待、调度冲突还是访存延迟。我这里强烈建议在架构设计阶段就预留记录每条指令何时进入窗口、何时发射、何时完成的追踪逻辑，这只是设计时多几根线，调试时能救命的。

4. 设计决策：乱序深度、窗口结构与混合方案

模块拆完，真正定方案的时候了。第一个问题就是：乱序窗口到底做多深？第二个问题更实际：要不要全乱序？下面按工程落地逻辑给出一些可量化的参考。

4.1 乱序深度怎么选：4、8、16还是32

乱序深度不是拍脑袋定的，直接关联收益、面积和功耗。我用一个简化模型说明趋势：假设执行单元利用率U = 1 - (stall_cycles / total_cycles)，其中stall_cycles是指令因为依赖或资源冲突无法发射的时间。窗口深度越大，可以在等待一条长延迟指令期间找到更多独立指令执行，但有边际递减效应——当窗口里的独立指令数量多于执行单元可以同时消费的数量时，再加深度就没有意义了。

基于实际项目的经验数据，我整理了一张参考表：

这里特别提一点：对于NPU的矩阵/向量/DMA混合指令流，窗口深度8基本就能覆盖绝大部分的重叠收益。我在一个中端AI加速器设计里做过性能建模，窗口从4加深到8，利用率提升约17%，从8加深到16，只提升了4%。原因是NPU指令间的天然并行度有限，不像CPU那样有大量夹杂在依赖链之间的独立标量指令。盲目加深窗口只会让调度器面积白白增长。

还有发射宽度的问题。乱序窗口深度和发射宽度是独立的两个参数，但很多设计把二者绑定，导致过度设计。NPU场景发射端口通常远少于CPU，4到6个端口足够覆盖所有执行单元类型。宽度增加时，旁路网络的开销增长比窗口深度还快，所以宁肯窗口深一点，端口尽量精简。

4.2 三种可落地的乱序结构：从保守到激进

确定深度之后，还需要选择结构形式。我总结了三类可行的方案，按实现复杂度和激进程度排序，分别是异类指令乱序、混合静态动态调度、以及全乱序。

异类指令乱序（Heterogeneous OoO）适合绝大多数NPU。它的思路是：矩阵、向量、DMA、标量四类指令分队列输入，中间一个轻量调度器只负责跨类乱序发射，同类指令内部仍保持顺序。这样做的依据是，NPU指令流里危害最大的等待是不同执行单元之间的相互等待——比如矩阵单元等DMA搬运完数据，向量单元等矩阵单元算完。同类指令内部的乱序收益相对有限，顺序执行也不会有太大性能损失。这个结构的硬件代价最低，评分板和调度窗口加起来可能不到整个核面积的3%，非常划算。

混合静态动态调度（Static + Dynamic Hybrid）适合流水线深度大、执行单元级联多的设计。编译器负责粗粒度的阶段间调度（stage-level scheduling），硬件在一个阶段内部做浅度的动态冒险检测和乱序发射。这相当于在VLIW风格的数据流编排之上加了一层运行时保护，既保持了大部分可预测性，又留出了应对动态事件的缓冲空间。在动态shape和稀疏计算场景里，这种方案尤其值得考虑，编译器可以按最优情况排指令，硬件遇到冲突时动态调度兜底。

全乱序（Full OoO）则更接近CPU乱序核的架构，适合需求是“极致通用”的GPGPU设计。它需要完整的寄存器重命名、大窗口、复杂仲裁，面积功耗代价最高。但从另一个角度看，如果目标是支持各种图算法、稀疏算子、动态控制流，这种设计的性能和灵活性上限也是最高的。

4.3 编译器与硬件的分工：依赖信息怎么传

不管选哪种结构，编译器与硬件之间的接口设计都非常关键。乱序调度器最怕的就是信息不够，只能盲目等待最坏情况。如果编译器能在指令编码里附带一些提示信息，硬件调度器的压力会小很多。

常见的做法是给指令打上执行优先级标签，比如“低延迟敏感，可最后执行”“高延迟长等待，优先发射”“写buffer后必须立即冲刷”等。调度器在做仲裁时，不只是看指令是否就绪，还结合优先级做加权。另一个实用做法是依赖向量的硬件化：编译器把指令间潜在的依赖组编码成bitmap，硬件调度器直接挂在bitmap上做检测，这比全硬件动态推算寄存器依赖要简单得多。尤其对于NPU这种指令格式统一的场景，这种协同方式能显著降低评分板宽度。

不过要提醒一点：不要指望编译器能提供完美的信息。我曾经见过一个团队，把依赖信息完全交给编译器标注，硬件只信任标注而忽略真实操作数比对，结果编译器有bug的时候硬件完全没有察觉，错误传播到最终结果才暴露，排查极其痛苦。合理的设计应该是以硬件检测为主、编译器提示为辅，即使编译器给错了信息，硬件也必须能正确执行，只是可能多等几个周期。

5. 实际开发中的坑与排查技巧

纸上谈兵告一段落，下面聊一些我在实际项目中踩过、见过别人踩的坑。乱序执行器的验证和调试，跟顺序流水线完全是两回事，几个典型问题值得单独拿出来说。

5.1 悄悄出错的WAR/WAW依赖

用轻量评分板而不用完整寄存器重命名时，最大的隐患是把WAR或WAW依赖误判成了无关指令。顺序执行时，读旧值、写新值的顺序天然由程序序保证；乱序执行后，如果不做重命名，调度器必须严格保证一条写寄存器指令不能越过任何读该寄存器的旧指令，否则读到的就是新值，和程序预期不符。

排查这类问题时，波形图只能告诉你哪两个操作的数据交互发生在错误的时间，却不会告诉你为什么调度器放行了。我建议在性能计数器中专门加入正被评分板压缩的“保守发射”次数统计：如果WAR/WAW导致的保守等待非常频繁，说明调度器过于保守；如果几乎没有，那更要小心是不是重命名逻辑漏掉了某些依赖。微架构级调试里，最有效的工具是在指令队列里记录“本指令本周期是否因为WAR/WAW暂停”，统计这类停顿时钟，能快速定位是哪一类指令组合导致的性能或正确性问题。

5.2 异步DMA和计算指令互相等待导致的死锁

NPU乱序调度中真正鬼畜的Bug大多和异步DMA有关。举例：指令A是DMA搬运，目标是把数据从DDR搬运到片上SRAM，地址由寄存器R1指定；指令B是矩阵乘，源地址在SRAM，目标地址也在SRAM；指令C又是DMA，把R1指向的新数据搬到同一个SRAM区域。如果调度器让C的地址计算先执行，而C本身还没等A完成，可能出现C覆盖了A正在读的数据，或者执行到一半发现SRAM区域冲突，硬件陷入了等待。

更严重的死锁情况是多引擎互相等待：DMA引擎在等矩阵单元释放SRAM资源，矩阵单元在等DMA的数据到来，两个引擎谁也无法推进。排查这类问题最直接的方法是给每个异步引擎增加独立的record打印，在执行时间线上画出每个引擎的等待区间和持有资源区间，死锁一定会表现为持有资源等待资源的重叠。架构上要提前留好两个设计余量：一是所有异步操作都必须有超时机制，二是同步指令（如wait_dma_idle）的优先级必须最高，调度器无论如何都允许它先发射。

5.3 年龄矩阵和旁路网络带来的功耗失控

很多人做面积功耗评估时，只算了ALU、SRAM和互联，低估了乱序调度器的功耗。一个32项窗口、8发射端口的全乱序调度器，其年龄矩阵每周期要完成上千次比较，功耗密度可以超过同面积ALU的1.5到2倍。旁路网络更阴险，它不只在执行单元间走线，还牵扯到寄存器文件写口的访问冲突，布线路径一长，电容跟着涨，动态功耗直接爆表。

应对手段一个是门控时钟粒度细化，另一个是在调度器中引入功耗感知仲裁：当多个同优先级指令竞争同一个发射端口时，优先选择最近被激活过的执行单元，减少单元翻转；如果某些执行单元明显处于连续忙碌状态，就不再向它们发射新的指令，避免信号在旁路网络上空转。这些优化听起来不复杂，但都需要在架构设计早期做功耗模型，等到后端反馈再去改，损失就大了。

5.4 性能验证：benchmark跑不通不代表架构不行

乱序引擎的验证重心和顺序引擎完全不同。顺序引擎的cycle级仿真模型可以一板一眼地预测每条指令的精确时间点；乱序引擎的调度结果受发射仲裁、访存返回顺序、甚至中断影响，很难用单一模型做精确匹配。测评时如果盯着某个benchmark的绝对cycle数不放，大概率会陷入调模型而不是调架构的恶性循环。

我建议把性能验证拆成两层。第一层是正确性验证，用随机约束的指令流激发依赖链、并发DMA、跨核通信，重点跑WAR/WAW、死锁和同步原语相关的case。第二层是性能评估，不追求cycle精确匹配，而是统计统计指标，比如发射端口利用率、每条指令在窗口内的等待周期数、依赖冲突产生气泡的比例。拿这些指标去对比架构改进前后的变化，比单纯对比benchmark分数更能暴露设计问题。

6. 一些经验参考和我的建议

如果你问我，做NPU和GPGPU的乱序执行，最该记住的一条经验是什么，我会说：千万别把CPU乱序核的那套设计直接搬过来。CPU乱序是为了单线程性能极限，付出多高的面积功耗都值得；NPU和GPGPU的核心竞争力是能效比，控制逻辑每多烧一瓦，都得想办法从主计算单元那里讨回来。

具体到我的实践体会，一条值得参考的原则是“分而治之”。不要试图在架构全局上一口气实现完整乱序，而是先梳理指令流中真正有害的动态等待在哪，然后针对性地加局部乱序调度。NPU就先把DMA和矩阵/向量指令之间的交叉调度做好，验证收益之后再考虑同类指令内部乱序；GPGPU则先把warp级粗粒度乱序的能力用好，再评估warp内部轻量重命名的性价比。这套路径可以让风险可控，也便于性能建模明确归因。

另一个体会是性能模型一定要早做、细做。乱序执行器的行为高度非线性，某些结构参数（窗口深度、发射端口数、仲裁策略）的性能影响不是单调的，一块10倍性能的收益可能出现在某个很窄的参数组合附近。用一个简单的cycle级模拟器跑几百个典型指令片段，比在完整仿真平台上跑完整benchmark更容易发现参数敏感受益点。

最后再分享一个小技巧。评估乱序调度器是否值得做时，可以先在现有顺序架构上做一个“影子窗口”实验：把每条指令的发射信息记录下来，事后离线重放一遍模拟乱序调度，看看理论最优情况下能提升多少利用率。如果离线模拟的收益都不到10%，那说明指令流里本来就没有多少可挖掘的并行度，强行上乱序多半是浪费；如果离线模拟到30%以上的提升，再投入人力做硬件实现，基本不会亏。这个技巧在项目评审时特别有用，能拿数据说服团队和技术委员会，而不是漫无边际地吵架构方向。