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Bourns 这次把半屏蔽功率电感的产品线又往外扩了一圈，新系列主打更高的最大电感值。如果你平时做 DC-DC 电源设计，或者在为 POL（负载点）供电、FPGA 内核供电、通信设备里那些动不动就十几安培的供电轨挑电感，多半对 SRP 系列不陌生。这次扩展的方向很明确：把半屏蔽结构的电感值上限往上推，给那些需要较大感量、但又不想被全屏蔽电感成本和供货牵着走的场景，多一个选择空间。

先说结论：这个动作背后反映的是功率电感选型里一个长期存在的矛盾——要高感值，通常就得牺牲饱和电流，或者接受更大的封装和更高的 DCR；而半屏蔽结构恰恰能在中间找到一个相对舒服的平衡点。这篇文章我就从半屏蔽电感到底屏蔽了什么、为什么“更高最大电感值”值得关注、以及拿到这样一颗电感之后怎么选型、怎么布局、怎么排查问题这几个角度，把我的实际经验拆开来讲。

1. 半屏蔽功率电感，到底屏蔽了什么

1.1 三种屏蔽结构，先搞清楚定位差异

功率电感按磁屏蔽程度大致分三类：非屏蔽、半屏蔽、全屏蔽。很多人一上来就默认“全屏蔽一定最好”，但实际做产品的时候，成本、体积、感值范围、饱和特性、甚至供货周期都会参与投票。

非屏蔽电感最常见的是磁棒或空心线圈，磁路开放，漏磁很厉害，优点是便宜、感值可以做得很大。你在一些对 EMI 不敏感、功率不大的老式电源里还能看到它。全屏蔽电感则是把绕组几乎完全包在磁体里，漏磁极小，EMI 表现最好，但成本高，而且为了把磁路闭合，感值做大之后饱和电流容易往下掉。半屏蔽电感正好卡在中间：绕组的一部分被磁性材料或屏蔽层覆盖，另一部分仍然暴露。这样既控制了一部分漏磁，又保留了较高的感值上限和相对低的成本。

半屏蔽电感的实现方式常见有两种：一种是工字形磁芯绕线后，外部用磁性胶或磁粉包封一部分；另一种是直接选用带有分布式气隙的磁粉芯材料，绕完线后用外壳或涂覆层做一定程度的屏蔽。Bourns 的 SRP 系列走的基本是后一条路线，用合金粉末磁芯做出扁平的、带屏蔽涂层的功率电感。

1.2 为什么强调“更高最大电感值”

电感值这个参数，在功率电感里不是想做多高就做多高。高感值意味着更多匝数，匝数一多，绕组内部的直流电阻 DCR 就会变大；磁路截面积不变的情况下，磁通密度也更容易饱和。传统上，半屏蔽结构为了控制体积和饱和电流，感值常常被限制在比较保守的范围内。Bourns 这次把最大电感值往上推，等于是在材料和工艺上做了优化，让“需要几十微亨甚至更高感值”的场合，也能用上半屏蔽结构。

哪些场合需要这种“高感值半屏蔽电感”？典型的就是开关频率偏低的 DC-DC 转换器。频率越低，为了维持同样的纹波电流，需要的电感值就越大。另一个场景是用在输入滤波器或输出滤波级，需要在较宽的频段内提供足够的阻抗衰减。还有音频电路里的电源滤波，感值不够的话，电源纹波会直接窜到音频输出里，那种“滋滋”的背景噪声很难收拾。

Bourns 的做法本质上是给设计者多一种选择：以前想要 10μH 以上的感值，又不想用体积夸张的非屏蔽电感，可能只能被迫上全屏蔽；现在半屏蔽产品线的感值上限提上来之后，可以在 EMI 表现、成本和体积之间重新做一次权衡。

2. 从规格书里读出真本事：功率电感的关键参数

2.1 电感值、容差和测试频率，一个都不能只看表面

电感值本身是一个频率相关的参数。规格书上标的那个感值，通常是在 100kHz 或某个特定频率下测出来的。不同厂家的测试频率可能不一样，你直接拿 100kHz 下的数据和 1MHz 下的数据对比，没有太大意义。选型的时候一定要看规格书首页脚注里写的测试条件。

容差方面，功率电感普遍是 ±20%，有些大感值的型号甚至到 ±30%。这和精密电感（比如 ±1%、±2% 那种用于 LC 振荡器的）逻辑完全不同。功率电感用在开关电源里，本身就是跟电容、开关频率配合工作的，感值偏差影响的是纹波大小和环路带宽，20% 的波动在设计时留好裕量完全可控。真正要小心的反而是：不同批次、不同供应商的感值分布方向是否一致。如果你的设计用了某颗电感的典型值来做环路补偿，结果实际批次全部偏到 +30%，相位裕度会被吃掉不少。

2.2 饱和电流和温升电流，最容易踩坑的两个定义

看隔离电感的 Isat，一定要先去看厂家定义的饱和点。有的厂家按电感值下降 20% 算，有的是按下降 30% 算，还有更严格的按 10% 算。你拿 A 厂“下降 30%”的数据和 B 厂“下降 20%”的数据直接比，实际上 A 厂那颗电感的“余量”可能并没有标称的那么大。Bourns 的数据表里一般会写清楚 Isat 是基于电感值下降多少来定义的，使用前务必确认。

Irms 同样有坑。温升电流的标准通常是线圈温度升高 40℃ 时的电流，但不同厂家的起始温度、散热条件假设可能都不一样。有的假设静止空气自然对流，有的假设有铺铜散热。实际项目里，你 PCB 的布局和铺铜情况跟厂家的测试板不可能完全一致，所以 Irms 只能当作参考值，不能当作安全上限直接套用。

我自己的习惯是：稳态电流至少要低于 Isat 和 Irms 的 80%，瞬态峰值电流则要低于 Isat 的 90% 左右。如果环境温度超过 50℃，这个裕量还要再放宽。原因很简单，磁芯材料的饱和特性随温度会漂移，温度高了饱和电流反而下降，Irms 的定义又是基于温升，两方面叠加起来，温度高的时候余量会被快速吃掉。

2.3 DCR、自谐振频率与效率、EMI 的关联

DCR 直接决定电感的铜损。满载 10A 的电路，DCR 每多 1mΩ，损耗就多 0.1W，听起来不大，但如果是便携设备里对温度敏感的设计，这 0.1W 可能就会让表面温度多出好几度。低 DCR 需要更粗的线径或更多股并绕，这又和体积、成本打架。

自谐振频率 SRF 是很多人容易忽略的参数。电感在 SRF 以下呈感性，超过 SRF 之后寄生电容开始主导，就变成容性了。开关电源里的开关频率和它的高次谐波如果落在 SRF 之上，电感的滤波效果会大打折扣。所以选型时有一条经验法则：SRF 至少要高于 10 倍开关频率。半屏蔽电感因为有外部包封结构，寄生电容通常比纯非屏蔽电感略高，SRF 会相对低一点，高感值型号尤其要注意。

2.4 半屏蔽和全屏蔽的参数差异，选型时怎么权衡

半屏蔽电感的优势不完全体现在某一项参数上，而是体现在参数组合的性价比上。同样封装尺寸下，半屏蔽电感的感值范围通常能做得比全屏蔽更宽，饱和电流也不容易因为屏蔽壳的磁路限制而掉太多。全屏蔽在一体成型工艺下能做得很紧凑，漏磁极小，但高感值型号的饱和电流往往不理想，而且成本要高出一截。

选择本质上是一个取舍矩阵。如果 EMI 是最大痛点，而且空间允许，全屏蔽是稳妥的。如果成本敏感、感值要求高、电流又不是极端的几十安培级别，半屏蔽往往是性价比最高的选择。至于非屏蔽，除非 EMI 完全无所谓，否则我在新设计里基本不用。

3. 拿到高感值半屏蔽电感之后，实际怎么选型、怎么布局

3.1 根据输出纹波要求反推最小电感值

假设你正在设计一个 12V 转 5V/3A 的降压电路，开关频率 400kHz，要求电感纹波电流控制在输出电流的 30% 左右。纹波电流 ΔIL 的计算公式是：

ΔIL = (Vin - Vout) × D / (fsw × L)

占空比 D ≈ Vout / Vin = 5/12 ≈ 0.417。代入数据：

ΔIL = (12 - 5) × 0.417 / (400000 × L)

如果希望 ΔIL 等于 0.9A（即 3A 的 30%），可以算出需要的电感值：

L = (12 - 5) × 0.417 / (400000 × 0.9) ≈ 8.1μH

实际选型时，我不会卡着 8.1μH 选，而会选 10μH。因为电感有 ±20% 的容差，而且在直流偏置下感值会下降，选了 8.2μH，偏置后可能只剩 7μH 左右，纹波就比预想的大。选 10μH 之后，即使在最恶劣情况下掉到 8μH，纹波电流依旧在可接受范围内。

3.2 峰值电流核算，给饱和电流留余量

线路的峰值电流等于输出电流加上一半的纹波电流：

Ipeak = Iout + 0.5 × ΔIL = 3 + 0.45 = 3.45A

接下来要看这是不是最大负载。如果设计允许 20% 的过载，那峰值要到 3.45 × 1.2 ≈ 4.14A。我选饱和电流时会按“这个值再乘 1.3”来找：4.14 × 1.3 ≈ 5.4A。也就是说，Isat 至少要 5.5A 以上，最好大于 6A，这样才能保证在高温、容差、老化等多重因素叠加的时候不出现饱和失效。

为什么这个余量这么重要？电感一旦进入饱和，感值急剧下降，纹波电流瞬间变大，输出纹波随之飙升，严重时还会导致开关管电流应力过大、甚至烧毁。在追求小型化的今天，很多工程师喜欢把电感往小了选，结果就是满载或瞬态时电感饱和，系统表现为“莫名其妙的不稳定”。

3.3 PCB 布局：半屏蔽电感的漏磁方向和敏感信号避让

半屏蔽电感不是全屏蔽，漏磁方向是有讲究的。通常，包封覆盖的那一面漏磁小，开口或暴露绕组的那一面漏磁大。布局时先确认该型号的漏磁朝向，再调整摆放位置。如果数据手册没画，可以拿一个样品放在板上，用近场探头或者干脆实测 EMI 来确认。

漏磁最怕的是耦合到两个地方：一个是输入端或输出端的敏感控制环路，另一个是板上的其他电感或变压器。如果漏磁穿过了控制芯片的反馈走线环路，可能在输出上产生开关频率相关的毛刺，这种毛刺很难滤掉，因为它在反馈环路里就直接叠加进去了。

布局顺序上，我一般建议：输入电容尽量靠近电感输入端，输出电容紧靠电感输出端，形成一个“输入电容-电感-输出电容”的电流回路。这个回路的面积越小，辐射越少。地平面要完整，不要在电感下方开槽或者割裂，否则回流路径被拉长，EMI 会明显恶化。

半屏蔽电感的底面如果有裸露的磁芯或电极，要注意和 PCB 走线之间的间距。磁芯材料如果是导电的，还需要考虑绝缘和爬电距离的问题。这点在高压应用（比如带 PFC 的电源）里尤其要确认清楚。

3.4 热设计：温升电流在高温环境下的真实余量

很多工程师只会在常温下看 Irms，但实际的设备工作环境往往不止 25℃。设想一台通信设备，内部环境温度 60℃，板上电感还要再自升温 40℃，那磁芯温度就 100℃了。对普通的铁氧体或合金磁粉来说，100℃ 已经进入性能明显下降的区间。这时候再叠加直流偏置，饱和电流可能已经比 25℃ 时低了两成。

做法上，除了选 Irms 余量足够的电感，还要在 PCB 上给电感留足够的散热铺铜。半屏蔽电感的外表面有一部分直接暴露在空气中，自然对流条件下，周围如果有大面积地铜或热过孔，散热效果会好很多。实测数据表明，同样一颗电感，周围铺铜面积翻倍，温升能低 5-10℃。

有条件的话，我强烈建议在打样阶段直接测热像图，别只看仿真。磁芯内部的热传导路径、焊盘的散热能力，仿真模型很难精确体现。

4. 高感值电感换上之后的常见问题排查实录

4.1 问题一：电感啸叫，嗡嗡声怎么查

换了高感值半屏蔽电感之后，有时候会听到高频啸叫。人耳能听到的频段是 20Hz-20kHz，而开关电源的开关频率一般远超这个范围，那为什么还会叫？

啸叫的来源通常是负载瞬态或低频调制。比如当负载电流突然变化时，环路响应会导致占空比在一个较低的频率上周期性变化，这个低频率和电感的机械共振频率叠加，就会发出声音。另外，陶瓷电容的压电效应也会放大这种振动，让声音传到人耳。

排查时先看开关节点波形，观察是否存在低频包络。再用示波器看输出电压是否伴随 1kHz-20kHz 的振荡。如果确实是环路问题，可以调整补偿参数，把穿越频率压低一点，或者减小反馈网络的相位延迟。如果只是特定负载条件下偶发啸叫，那幅度又不大的话，可以尝试在电感底面上贴一块阻尼材料，但治标不治本，核心还是要让环路稳定。

4.2 问题二：满载时纹波偏大，温度却正常

如果输出纹波超了规格，但电感温度并不高，说明问题可能不是电感饱和，而是感值本身不够，或者输出电容的 ESR 太大。

先算一下实际纹波电流。用示波器电流探头测电感的电流波形，看 ΔIL 是多少。如果 ΔIL 远大于设计值，那说明实际电感量低于预期。这时检查直流偏置下的感值下降特性，高感值半屏蔽电感在接近额定电流时，感值可能有 20%-30% 的下降，一旦负载升高，等效感值变小，纹波就会变大。

如果 ΔIL 正常，但输出纹波还是偏大，那问题在输出电容的 ESR 和 ESL 上。输出电压纹波约等于 ΔIL × ESR（电阻性部分）加上位移电流在电容上产生的容性纹波。换个 ESR 更低的电容，比如从普通铝电解换成聚合物电容，效果立竿见影。

4.3 问题三：换电感之后 EMI 反而变差

半屏蔽电感虽然比非屏蔽好，但毕竟不是全屏蔽。如果之前用的是全屏蔽电感，换成半屏蔽之后辐射变差，这是正常现象，不是没设计好，而是“取舍”发生了改变。

处理思路是：先判断漏磁从哪里出来，耦合到哪里。常见情况是漏磁打到了输入线缆上，或者耦合到了散热器、金属外壳上。这个时候的解决手段有几个：一是旋转电感的摆放方向，让漏磁最强的面避开敏感区域；二是在电感周围加一圈地孔围栏，相当于用 PCB 本身做一个简易屏蔽墙；三是在靠近电感的位置加一个合适的共模滤波器，把差模噪声控制住。

实测中我还碰到过一种隐蔽情况：半屏蔽电感的漏磁耦合到输出电容的引脚环路上，导致噪声在电容谐振点上被放大。处理方法是缩小电容环路面积，把电容焊盘做得紧凑一些，电容放到电感正下方（如果是两层板）或者尽量靠近电感输出焊盘。

4.4 问题四：不同批次电感感值偏差导致环路不稳定

前面提到 ±20% 容差，这里我展开讲一个真实场景。某次做一个升压电路，电感标称 22μH，第一批样品环路补偿调好，负载瞬态响应很漂亮。后来量产批次到了，发现同样的板上，输出瞬态产生了明显的振铃，相位裕度肉眼可见地变差了。查下来，是这一批电感的实际感值偏到 25-26μH，相当于 +20%。

这个问题的本质是：环路穿越频率和电感值直接相关。电感值变大，LC 双极点频率变低，如果补偿网络是按低感值的典型值设计的，高感值批次下相位裕度就会被压低。解决办法有两种：一是选容差更窄的型号（比如 ±10% 的定制或更高级别），但成本会上涨；二是把补偿网络设计得比“典型值最优”稍微保守一点，保证在感值容差范围内的相位裕度不低于 45°。

仿真工具里可以用最坏情况做一遍蒙特卡洛分析，看看感值 ±20%、电容 ±20%、ESR ±50% 同时发生时，环路是否还能稳定。很多工程师只做典型值仿真，这在大批量量产时不够用。

5. 选型决策：什么时候该选半屏蔽，什么时候果断上全屏蔽

5.1 半屏蔽电感吃得开的三类场景

第一类是成本敏感型消费电子。充电器、适配器、电动工具这些产品，成本压力极大，EMI 只要在限值以内就能过认证，这时候半屏蔽电感能省下一块钱甚至更多，而且感值范围宽，设计灵活。

第二类是空间受限的板卡。全屏蔽电感通常比半屏蔽略厚，因为外面有完整的磁屏蔽罩。如果产品高度受限，半屏蔽电感的扁平封装反而有优势。配合合理的布局和地孔设计，EMI 可控。

第三类是感值要求高的信号链电源。前面提到的音频、精密 ADC 供电、射频供电，这些地方对电源纹波极其敏感，需要用较高感值把带宽外的噪声压下去。半屏蔽电感在这类场景里往往比全屏蔽更有性价比，因为全屏蔽的高感值型号选择少，还得等供货。

5.2 半屏蔽和全屏蔽的对照决策表

需要强调的是，这张表只是普遍规律，具体到某个系列要以数据手册为准。Bourns 这一波扩展半屏蔽产品线，本质上就是想把表中“感值范围”那一行的优势进一步拉开。

5.3 后续还可以怎么扩展这个设计思路

高感值半屏蔽电感对高频化设计其实还有一层意义。现在 GaN 和 SiC 器件把开关频率推到了 1MHz 以上，但高频之下，传统的电感设计不一定占得到便宜，因为磁芯损耗会随频率上升。Bourns 如果后续在材料上继续优化，比如用更低损耗的合金粉末，让高感值电感在高频下依然保持低损耗，那对新一代电源来说价值会更大。

你也可以在自己的电路里做一个 A/B 对比测试：同一块板子，分别装半屏蔽和全屏蔽的高感值电感，实测满载效率、纹波、EMI 频谱和温升，然后把数据摆在一起看。很多时候，实际数据会和“理论上应该更好”的结论有出入。这也是我反复强调样片实测的原因——规格书是起点，不是终点。