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目录

1.Verilog HDL概述

2.特性

2.1三种不同的设计方式

2.2两类数据类型

3.设计流程

3.1设计方法

3.2设计流程

1.Verilog HDL概述

Verilog HDL（Hardware Description Language）是一门硬件描述语言，用于对数字电路系统设计建模和仿真，可对算法级、门级、开关级等多种抽象设计层次进行建模。

1995年，IEEE 发布第一个Verilog标准（Verilog 1.0），即IEEE Std 1364-1995。2001年，IEEE 发布 Verilog 第二个标准（Verilog 2.0），即 IEEE Std 1364-2001。2005年，IEEE 发布 Verilog 第三个标准（SystemVerilog），即IEEE1800-2005，使得Verilog语言在综合、仿真验证和模块的可重用性等性能方面得到了大幅度提升。

本教程学习主要针对IEEE 1364-2005版本的

2.特性

2.1三种不同的设计方式

行为级描述——使用过程化结构建模；

数据流描述——使用连续赋值语句建模；

结构化方式——使用门和模块例化语句描述。

2.2两类数据类型

线网（wire）数据类型：线网表示物理元件之间的连线

寄存器（reg）数据类型：寄存器表示抽象的数据存储元件。

3.设计流程

3.1设计方法

Verilog 的设计多采用自上而下的设计方法（top-down）。如下图所示，采用模块化的设计思想，将一个大型的数字设计系统分解成若干个子系统，每个子系统由若干个子模块组成，每个子模块由若干个模块组成，当完成所有的模块设计之后，通过模块例化的将其从底层到顶层，最后得到整个顶层模块，完成整个系统设计。

3.2设计流程