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1. 项目概述：AD19中一个“隐藏”的警告

如果你正在使用Altium Designer 19（AD19）进行PCB设计，尤其是在处理一些从旧版本迁移过来或者结构比较复杂的原理图库时，很可能在编译项目或检查电气规则时，在Messages面板里看到这样一条让人有点摸不着头脑的警告：“Warning : Adding hidden net, Adding items to hidden net, Component has unused sub-part”。这条警告不像短路、开路那样直接致命，但它背后往往暗示着原理图库设计存在不规范，或者多部件元件的使用方式有瑕疵，可能会在后续的PCB布局、网络连接乃至生产制造环节埋下隐患。

简单来说，这个警告是AD在告诉你：“喂，老兄，你用的这个元件有点问题。它内部有一些‘隐藏’的电气连接点（引脚），这些点被偷偷地连到了一个‘隐藏’的网络里，而且你这个元件的某个子部件（比如一个四运放芯片里的第四个运放）压根就没在原理图上使用。” 对于追求设计严谨、希望BOM准确、避免任何潜在问题的工程师来说，这个警告值得花几分钟彻底搞清楚并解决掉。它直接关系到原理图与PCB之间网络表传递的纯净性，以及最终设计数据的准确性。

2. 警告深度解析：三个短语的来龙去脉

这条警告信息由三个逗号分隔的短句组成，我们需要逐一拆解，理解AD19到底想表达什么。

2.1 “Adding hidden net” – 隐藏的网络从何而来？

这是警告的核心。所谓“隐藏网络”（Hidden Net），并不是指在原理图上用“隐藏”属性画的一条线，而是指一个没有物理导线（Wire）或网络标签（Net Label）进行显式连接，但却通过元件引脚属性被强制赋予了一个网络名称的电气连接。

这种情况最常见于原理图符号（Symbol）的引脚属性设置。在库编辑器中，当我们双击一个引脚，打开其属性面板时，会看到一个“Electrical Type”和一个“Connect To”字段（在某些版本或设置下，“Connect To”可能被翻译为“连接到”或隐藏在其它标签页）。

• 错误示范：如果设计师在制作库时，将某个引脚的“Electrical Type”设为“Power”或“Passive”，同时又在“Connect To”字段里手动输入了一个网络名，例如“GND”或“VCC_3.3V”。那么，当这个元件被放置到原理图上时，即使你没有用导线将该引脚连接到任何地方，AD也会认为这个引脚已经连接到了“GND”或“VCC_3.3V”网络。这个网络对于原理图绘图而言是“隐藏”的，因为它没有可见的连接线，但它确实存在于工程的网络表中。
• 为什么这是个问题？这破坏了原理图“所见即所得”的原则。在PCB布局时，你可能会发现某个引脚莫名其妙地已经属于某个网络，与你原理图上的连接意图不符。更麻烦的是，如果同一个网络名称在原理图多处被这样“隐藏”定义，可能会造成意外的短路或连接冲突。

2.2 “Adding items to hidden net” – 哪些东西被加了进去？

“Items”在这里指的就是具有上述“隐藏连接”属性的元件引脚。警告的第二部分是在具体化操作：正在将元件的一个或多个引脚，添加到第一步所描述的那个“隐藏网络”中。这通常发生在一个多部件元件（Multi-Part Component）的某个未被使用的子部件上。

举个例子，你使用了一个TI的LM324四运放芯片的原理图符号。这个符号通常被做成四个部分（Part A, B, C, D），每个部分代表一个独立的运放，但它们共享电源引脚（VCC, GND）。如果库制作者在某个未使用的运放部分（比如Part D）的输入输出引脚上，错误地设置了“Connect To”属性，那么当你只使用了A、B、C三个运放，而将Part D闲置在原理图上时，编译工程就会检测到Part D的那些引脚正在试图加入一个隐藏网络，从而触发此警告。

2.3 “Component has unused sub-part” – 闲置的子部件

这是警告的触发条件之一，也是最容易理解的部分。它明确指出当前报错的这个元件，存在未被使用的子部件（Sub-part）。对于集成电路，尤其是多通道器件（如逻辑门、运放、比较器），为了绘图清晰，我们通常只放置需要用到的部分。那些没有从元件库中拖拽出来放置在原理图上的部分，就是“unused sub-part”。

AD的电气规则检查（ERC）认为，一个元件的所有部分在物理上是一个整体，如果某些部分未被使用，其引脚状态应该是明确的（例如，输入引脚应妥善处理为上拉或下拉，输出引脚应悬空）。而当这些未使用部分的引脚存在“隐藏网络”连接时，就产生了逻辑上的不一致和潜在风险，因此提出警告。

注意：并非所有“unused sub-part”都会引发警告。只有当这些未使用的子部件中，存在引脚被设置了“Connect To”这类隐藏连接时，警告才会出现。一个完全规范、引脚属性干净的多部件元件，即使有部分未使用，通常也不会报此错误。

3. 问题根源探究与影响分析

这个警告的根本原因，几乎可以百分百追溯到原理图库文件（.SchLib）制作的不规范。它可能来源于：

1. 历史遗留库文件：从非常古老的Protel或Altium版本迁移过来的库，当时的制作规范与现在不同。
2. 来源不明的网络库：从某些非官方渠道下载的库，制作质量参差不齐。
3. 个人或团队匆忙制作的库：在制作时为了临时测试，在引脚属性中手动输入了网络名，后来忘记删除。

那么，忽略这个警告会有什么实际影响呢？

1. 网络表污染：隐藏网络会被导入PCB，导致网络列表中出现一些“幽灵网络”。这可能会影响DRC检查，也可能会让您在PCB布线时感到困惑。
2. BOM不准确风险：虽然通常不影响BOM数量，但反映了底层元件数据的不严谨。在更复杂的集成或数据导出流程中，可能引发意想不到的错误。
3. 设计意图模糊：违背了“原理图应清晰表达电气连接”的基本原则，不利于团队协作和设计复审。
4. 潜在电气冲突：如果同一个网络名在多个地方被“隐藏”定义，且彼此冲突（例如一个隐藏连到GND，另一个隐藏连到VCC），可能会引发严重的DRC错误。

因此，解决这个警告不仅是为了消除一个碍眼的消息，更是为了维护设计数据的完整性和纯洁性。

4. 实操解决方案：定位与修复问题元件库

解决此问题是一个“排查-定位-修复”的过程。下面我们一步步来。

4.1 步骤一：在工程中定位问题元件

1. 在AD19中，确保你的工程已经编译（Project -> Compile PCB Project）。
2. 打开Messages面板（View -> Panels -> Messages）。
3. 找到那条“Adding hidden net...”警告，双击它。AD会自动跳转到原理图中对应的元件上，并将其高亮显示。记下这个元件的位号（Designator，如U3）和注释（Comment，如LM324）。

4.2 步骤二：检查并修改元件引脚属性

这是治标治本的关键步骤。你需要编辑这个元件的原理图库。

1. 打开库文件：在原理图中，右键点击问题元件，选择“Part Actions -> Open Library Document”。如果该元件来自集成库（.IntLib），AD会提示提取源库，确认即可。这将在工程面板打开对应的.SchLib文件。
2. 进入库编辑器：在打开的.SchLib文件中，左侧的SCH Library面板会列出所有符号。找到刚才那个有问题的元件（如LM324）。
3. 检查引脚属性：
   • 在SCH Library面板选中该元件，点击下方的“Edit”按钮或直接双击工作区中的符号进入编辑模式。
   • 仔细检查每一个引脚。双击引脚打开属性对话框。
   • 重点关注：“Electrical Type”一般应根据引脚实际功能设置（Input, Output, Power, Passive等）。最关键的是，确保“Connect To”字段是绝对空白的！任何出现在这里的文本，都是“隐藏网络”的根源。
   • 特别留意电源引脚和未使用子部件的引脚。很多旧库会在电源引脚（VCC， GND）的“Connect To”里直接写上网名，这是错误的做法。电源引脚应该通过原理图上的导线或电源端口（Power Port）来连接。
4. 修正属性：将所有引脚属性中“Connect To”字段内的内容删除，使其为空。根据引脚真实功能修正“Electrical Type”。
5. 保存库文件。

4.3 步骤三：更新原理图中的元件

库修改完成后，需要将改动同步到当前原理图。

1. 回到你的原理图文档。
2. 打开“SCH Library”面板（如果没打开，从View -> Panels里调出）。
3. 在面板顶部，确保当前库是你刚刚修改的那个库。
4. 在元件列表中找到你修改过的元件。
5. 点击面板下方的“Update Schematic Sheets”按钮。这将用库中的新定义，替换原理图中所有该元件的实例。
6. 重新编译工程（Project -> Compile PCB Project）。此时，“Adding hidden net”的警告应该消失了。

4.4 步骤四：处理未使用的子部件（可选但推荐）

警告中提到了“unused sub-part”。为了图纸的绝对清晰，最佳实践是明确处理这些未使用的部分。

1. 放置所有部分：从库中再次拖拽该元件，将未使用的子部件（如LM324的Part D）也放置到原理图上。
2. 规范处理引脚：
   • 对于模拟器件如运放、比较器：未使用的单元，建议将其接成一种稳定的、不影响其他部分的状态。例如，对于运放，可以将同相输入端通过电阻接地或接电源中点，反相输入端与输出端短接形成电压跟随器，或者直接将输出引脚悬空（需确认芯片手册允许）。最重要的是，电源引脚必须正确连接。
   • 对于数字逻辑门：未使用的门电路，其输入端应上拉或下拉到固定的逻辑电平（通过电阻接VCC或GND），输出端悬空。
3. 添加注释：在未使用的子部件旁边添加文本注释，如“NC”（No Connect）或“Unused”，并向评审者或未来的自己说明处理方式。
4. 更新封装和BOM：这样处理后，BOM不会改变（因为还是一个物理元件），但原理图更完整地反映了硬件实际情况。

5. 避坑指南与最佳实践

根据多年使用和排查此类问题的经验，我总结出以下要点：

• 不要忽视来自集成库（IntLib）的警告：很多人认为官方库或集成库是完美的。但Altium早期版本自带的库或一些第三方提供的IntLib也可能存在此类历史遗留问题。双击警告定位是唯一真理。
• “Connect To”字段的正当用途：这个字段并非完全无用。它在一种特殊情况下是合理的：在原理图符号内部表示一个非物理引脚的连接。例如，在一个光耦符号中，你可能画了一个代表“隔离屏障”的图形线，并希望屏障两边的“地”网络名称不同（如GND_PRI和GND_SEC）。这时，你可以通过“Connect To”将屏障图形线的网络属性分别设到两边，但这属于高级应用，日常普通元件引脚绝不应该使用。
• 建立团队库规范：在团队协作中，应将“禁止在引脚属性中填写Connect To”作为一条硬性库设计规范。新制作的库必须经过ERC检查（在库文档中也可以编译）无误后才能入库。
• 定期审计元件库：可以创建一个空白原理图，将常用库中的元件逐个放置，然后编译检查。这是一个一劳永逸的清理工作，能极大提升后续设计的效率和质量。
• 区分警告和错误：AD的Messages面板中，红色是错误（Error），必须解决；黄色是警告（Warning）。虽然警告允许忽略，但像“Adding hidden net”这类涉及电气连接的警告，强烈建议解决。你可以通过“Project -> Project Options -> Error Reporting”来调整特定规则的报告级别，但对于此问题，不建议降级，最好保持为“Warning”。

6. 高级技巧：利用查询语句批量筛查

如果你的项目很大，库很多，手动排查效率低下。可以利用AD19的过滤器（Filter）面板进行批量筛查。

1. 在原理图界面，按快捷键F12或打开过滤器面板。
2. 在查询语句输入框中，输入以下语句：

   HasHiddenPinNets

3. 点击“应用”（Apply）。此时，所有存在引脚定义了隐藏网络的元件都会被高亮选中（通常显示为绿色）。
4. 你可以逐个检查这些被选中的元件，或者右键选择“选择全部”（Select All），然后统一进行操作（如查找相似对象，但编辑仍需进入库中）。

这个方法可以快速定位工程中所有存在潜在问题的元件，非常适合用于设计完成后的最终质量检查。

7. 关联问题排查：其他常见警告的联想

在解决“Adding hidden net”时，你可能会遇到其他相关或相似的警告。理解它们的区别有助于精准排错：

• “Floating net labels”或“Floating power objects”：这与隐藏网络相反，是指有网络标签或电源端口悬空着，没有连接到任何元件引脚。这通常是因为导线没有真正连接到符号的引脚热点上。
• “Duplicate Net Names”：重复的网络名错误。如果隐藏网络的名字恰好与原理图中某个实际网络名相同，就可能引发此错误，因为它造成了多个网络源的冲突。
• “Unconnected pin”（在ERC中设置）：这是检查是否有引脚未连接。对于未使用的子部件，如果你选择不放置它们，那么这些引脚就会被报告为未连接。你可以通过修改ERC规则（将对应元件类型的“Unconnected Pin”规则改为“No Report”），或者在原理图上放置“No ERC”标记来抑制这类警告，但这与“隐藏网络”警告性质不同。

解决“Adding hidden net, Adding items to hidden net, Component has unused sub-part”警告的过程，本质上是一次对设计数据源的净化。它迫使我们去审视那些平时不太关注的库文件细节，确保从源头上做到准确和规范。虽然过程有些繁琐，但养成这个习惯后，能有效避免许多后期难以调试的诡异问题，让整个PCB设计流程更加顺畅和可靠。下次再看到这个警告，你就知道，这不是AD在找麻烦，而是一个帮你提升设计质量的好帮手在发出提醒。