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1. 项目概述与核心价值

在电子硬件开发，尤其是复杂多芯片模组和高速PCB的设计验证与生产测试环节，工程师们常常面临一个棘手的难题：当芯片引脚密密麻麻、BGA封装下的焊点肉眼不可见，板层堆叠多达十几层时，传统的“万用表+探针”的测试方法几乎失效。如何高效、可靠地检测电路板上的开路、短路、焊接不良，甚至是对FPGA、CPLD等可编程器件进行在线配置？这背后依赖的核心技术，就是边界扫描测试，而其标准化的硬件实现接口，便是我们熟知的JTAG。今天要深入剖析的SCANSTA101，正是德州仪器（TI）推出的一款专为提升边界扫描测试系统性能而生的“引擎”——IEEE 1149.1系统测试访问主控制器。

简单来说，你可以把SCANSTA101想象成一个专业的“JTAG协议翻译官”和“数据搬运工”。在典型的嵌入式测试系统中，主处理器（如ARM、PowerPC）需要按照JTAG复杂的状态机时序，一位一位地生成测试模式选择（TMS）信号和测试数据（TDI），并一位一位地读取返回的测试数据（TDO）。这个过程如果完全由软件模拟，会占用大量CPU资源，速度慢，且时序难以精确控制。SCANSTA101的出现，就是为了把处理器从这些繁琐的低级操作中解放出来。它提供了一个简单的并行寄存器接口，处理器只需像读写内存一样，将成批的测试向量和指令写入SCANSTA101的内部双端口存储器，然后发一个“开始”命令。后续所有复杂的JTAG时序生成、数据串行化/反串行化、甚至多向量序列的自动执行，全部由SCANSTA101内部的硬件状态机和序列器来完成。这极大地提升了测试吞吐量，降低了系统软件的复杂度和CPU开销。

它的核心价值体现在几个方面：一是性能，硬件加速的JTAG操作比纯软件实现快几个数量级；二是可靠性，硬件生成的TCK、TMS信号时序稳定，不受处理器任务调度干扰；三是功能丰富，它支持“即时加载”（LotF）、预加载向量、自动比对、签名压缩（LFSR）等高级功能，能满足从简单互连测试到复杂FPGA配置等多种场景需求。无论是构建独立的边界扫描测试仪，还是将其作为IP核集成到SoC或FPGA中用于嵌入式自测试，SCANSTA101都是一个经过市场验证的强力选择。

2. SCANSTA101架构深度解析

要驾驭好这颗芯片，必须对其内部架构有清晰的认识。SCANSTA101并非一个简单的“并串转换器”，而是一个精心设计的、围绕一块2K x 32位双端口内存构建的微型系统。其架构清晰地划分为三个接口域，各司其职，协同工作。

2.1 三大接口模块详解

1. 并行处理器接口（PPI - Parallel Processor Interface）这是SCANSTA101与外部主处理器（Host Processor）通信的桥梁。PPI呈现给处理器的，是一个类似于异步SRAM或寄存器的接口，主要信号包括：

• 数据总线 D[15:0]：16位双向数据总线（IP宏模式可扩展至32位）。
• 地址总线 A[4:0]：5位地址线，用于寻址内部寄存器和存储区域。
• 控制信号：片选（CE）、读写（R/W）、选通（STB）、数据应答（DTACK）、输出使能（OE）和中断（INT）。
• 时钟与复位：系统时钟（SCK）和异步复位（RST）。

PPI内部又包含了几个关键子模块：

• 边沿检测器（ED）：负责检测异步接口信号（CE,STB）的边沿，将其同步到内部时钟域，是支持异步总线接口的关键。
• 处理器接口控制器（PIC）：一个状态机，根据检测到的读写周期，生成内部控制时序，协调数据在总线、字/长字转换器（WLWC）和内存/寄存器之间的流动。
• 字/长字转换器（WLWC）：这是实现16位接口访问32位内部内存的核心。当处理器进行32位内存读写时（在16位总线模式下），WLWC会自动将两次连续的16位访问组合成一个32位操作，或将一个32位数据拆分成两次16位访问，对处理器透明。
• 内存/寄存器解码器（MRD）：相当于SCANSTA101的“内存管理单元”。它维护着多个地址指针和索引寄存器。例如，INDEXR寄存器用于一次性设置多个内存区域的基地址偏移。更重要的是，指向TDO_SM、TDI_SM等内存区域的指针会在每次访问后自动递增，这简化了处理器连续读写大量测试数据的操作。
• 控制生成器（CG）与状态/中断生成器（SIG）：CG管理着启动、设置等控制寄存器；SIG则负责收集来自SSI的各种状态（如比较结果、内存空满标志、序列器状态）并产生中断信号通知处理器。

2. 串行扫描接口（SSI - Serial Scan Interface）这是SCANSTA101与外部JTAG链（即待测系统）连接的窗口。SSI的核心任务是将PPI侧准备好的并行测试数据，按照IEEE 1149.1协议的要求，转换成严格的串行时序波形输出，并接收返回的串行数据转换回并行格式。其关键输出信号包括：

• TCK_SM：生成的JTAG测试时钟。
• TMS_SM：生成的测试模式选择信号，控制JTAG TAP状态机的跳转。
• TDI_SM：输出的测试数据输入。
• TDO_SM：输入的测试数据输出。
• TRST0_SM：可选的测试复位信号（低电平有效）。

SSI内部包含一个TAP跟踪器，它严格模拟IEEE 1149.1标准中的TAP控制器状态机。还有结构解码器，用于解析和执行存储在内存中的序列器（Sequencer）、向量（Vector）、宏（Macro）等高级指令，从而实现复杂的多步骤测试序列的自动执行。

3. 测试与调试接口这是SCANSTA101自身的JTAG端口（TDI,TDO,TMS,TCK,TRST）。是的，SCANSTA101本身也遵循1149.1标准，可以通过这个端口对它进行边界扫描测试、内建自测试（BIST）或内部扫描测试，确保了主控制器自身也是可测试的，这在可靠性要求高的系统中至关重要。

4. 双端口内存这是连接PPI和SSI的数据枢纽。它被逻辑上划分为多个功能区，如TDO_SM（存放要发送的数据）、TDI_SM（存放捕获的数据）、Expected（预期数据）、Mask（数据掩码）、Vector、Header/Trailer、Macro、Sequencer等。PPI和SSI可以独立、异步地访问这块内存，实现了数据生产和消费的解耦，是高效流水线操作的基础。

2.2 核心工作流程

一个典型的测试操作流程如下：

1. 初始化配置：处理器通过PPI写入SETUPR、CLKDIV等寄存器，设置工作模式、时钟分频等参数。
2. 准备测试数据：处理器将编写好的测试向量（指令和数据）通过PPI写入双端口内存的相应区域（如TDO_SM区）。同时，可以将预期的响应数据写入Expected区，并设置Mask区以忽略某些不关心的位。
3. 构建测试序列：在Vector区定义每个测试向量的属性（长度、关联的宏等），在Macro区定义具体的JTAG操作（如Shift-DR、Shift-IR、带捕获的移位等），在Sequencer区定义这些向量的执行顺序和循环次数。这是一种“编程”式的测试描述，非常灵活。
4. 启动测试：处理器向START寄存器写入命令，SSI开始工作。
5. 硬件自动执行：SSI的TAP跟踪器和结构解码器根据Sequencer的指引，依次取出Vector和Macro，自动生成正确的TCK_SM、TMS_SM波形，并将TDO_SM内存中的数据串行化从TDI_SM引脚输出。同时，从TDO_SM引脚输入的响应数据被串并转换后存入TDI_SM内存区域。
6. 自动比对与中断（如果使能��：SSI在移位的同时，可以将捕获的TDO数据与Expected区中的数据进行实时比对（可应用Mask），并将比对结果更新到状态寄存器。当内存空/满、序列完成、比对出错等事件发生时，SIG会置位中断状态寄存器，并通过INT`引脚通知处理器。
7. 获取结果：处理器在收到中断或轮询状态寄存器发现操作完成后，通过PPI从TDI_SM内存区读取捕获的测试响应数据，或从状态寄存器读取比对结果。

3. 关键功能模块与寄存器精讲

SCANSTA101的强大功能，是通过配置一系列寄存器和使用特定的内存结构来实现的。理解这些是进行软件驱动的关键。

3.1 核心寄存器详解

寄存器是控制SCANSTA101行为和获取其状态的窗口。所有寄存器均为16位宽，通过5位地址线A[4:0]寻址。

• 启动寄存器（START - 0x00）：这是测试执行的“点火开关”。向该寄存器写入数据，其中的Use Sequencer位和三个Use Vector位将告诉SSI是执行存储在Sequencer内存中的复杂序列，还是执行单个或一组简单的向量。写入操作会触发一个内部脉冲，通知SSI开始工作。
• 状态寄存器（STATUS - 0x01）：这是一个只读寄存器，反映了SSI的实时状态。重要的位包括：
  • SEQ_ACTIVE：序列器正在运行。
  • VEC_ACTIVE：向量正在执行。
  • COMPARE_FLAG：最后一次比对操作的结果（1表示失败）。
  • TDO_SM_EMPTY：发送数据内存空。
  • TDI_SM_FULL：接收数据内存满。
  • TDI_SM_HALF_FULL/TDO_SM_HALF_EMPTY：用于流量控制的中断阈值标志。
• 中断控制寄存器（INTCTRL - 0x02）与中断状态寄存器（INTSTAT - 0x03）：INTCTRL用于使能上述各种状态事件触发中断。INTSTAT则显示了当前哪些中断条件已发生。一个关键特性是：读取INTSTAT寄存器会自动清除其中所有已置位的标志。这种“读清零”机制简化了中断服务程序（ISR）的编写。
• 设置寄存器（SETUPR - 0x04）：这个寄存器包含了许多全局配置位。
  • TDO Default Value：当TDO_SM内存为空时，TDI_SM引脚输出的默认值（0或1）。
  • TRST：控制TRST0_SM输出引脚的电平。
  • Sync Bit Length：设置同步位的长度，用于在特定操作前插入固定周期的TCK，以同步链上的不同器件。
  • Test Loop-back：用于回环测试，将TDI_SM内部连接到TDO_SM，方便自检。
• 时钟分频寄存器（CLKDIV - 0x05）：用于从输入的系统时钟SCK产生JTAG时钟TCK_SM。TCK_SM的频率 =SCK频率 / (2 * (CLKDIV+ 1))。例如，若SCK为50MHz，CLKDIV设为4，则TCK_SM= 50MHz / (2*5) = 5MHz。这允许你根据待测链的速率限制来调整测试时钟。

3.2 高级功能：宏、序列器与LFSR

1. 宏（Macro）宏是定义单一JTAG操作的基本指令单元。每个宏占用一个32位的内存位置（尽管只使用低18位）。宏的类型由Macro Type位决定：

• 状态宏（State Macro）：用于驱动TAP控制器在状态机（如Test-Logic-Reset, Run-Test/Idle, Pause-DR等）之间切换，不涉及数据移位。TMS_SM序列由宏中的First 7 TMS bits和Last 7 TMS bits字段定义。
• 移位宏（Shift Macro）：用于执行数据寄存器的移位操作。这是最常用的宏，用于移入指令（IR-Scan）或数据（DR-Scan）。它可以配置为在移位结束后是否捕获（Capture）数据。
• BIST宏：用于触发链上器件的内建自测试功能。

宏还可以配置是否使用头/尾数据。头数据是在主要测试向量前先移入的一段固定模式，尾数据则是之后移入的。这在一些特定协议或初始化序列中非常有用。Header/Trailer Usage位域用于选择使用指令头/尾还是数据头/尾。

2. 序列器（Sequencer）序列器内存用于将多个向量和宏组合成复杂的测试流程。它的结构非常直观：由一系列“向量重复计数 + 向量编号”对组成。序列器会按顺序读取这些对，执行指定向量相应次数，然后继续下一个。它自身还有一个“序列重复计数”，可以让整个序列循环执行。这实现了循环、嵌套等高级控制流，无需处理器干预。

3. 线性反馈移位寄存器（LFSR）SCANSTA101内置了一个32位的LFSR，用于签名压缩。在测试中，有时我们并不关心捕获到的每一位数据具体是什么，而只关心整个数据流的特征是否与预期一致（比如在FPGA配置后的回读校验中）。可以将捕获到的TDO数据流实时输入到这个LFSR，最终生成一个32位的“签名”。处理器只需读取LSRESR和MSRESR这两个结果寄存器，与预期的签名比较即可，极大减少了需要传输和比对的数据量。EXPR、LSSEDR、MSSEDR寄存器用于配置LFSR的多项式和初始种子值。

3.3 内存映射与指针机制

SCANSTA101的双端口内存对处理器而言是一系列地址窗口。关键在于理解索引寄存器和自动递增指针的机制。

• 索引寄存器（INDEXR, 0x0C）：这是一个特殊的寄存器。向它写入一个值，会同时设置TDO_SM、TDI_SM、Expected、Mask这四个内存区域的当前地址指针。指针值 = 对应内存区域的基地址 + 写入INDEXR的值（偏移量）。这为同时初始化多个数据区的起始位置提供了便利。
• 自动递增：当处理器对TDO_SM、Expected、Mask内存区进行写操作，或对TDI_SM内存区进行读操作时，对应的地址指针会自动递增（指向下一个32位长字）。这意味着在连续读写大量数据时，处理器只需在开始时设置一次INDEXR，然后就可以像操作FIFO一样连续访问数据，地址管理由硬件自动完成，效率极高。

4. 硬件设计、接口与时序实操要点

将SCANSTA101成功集成到你的系统中，硬件设计和接口时序是关键。这里有几个容易踩坑的地方。

4.1 电源与引脚连接

• 电源：SCANSTA101采用3.3V单电源供电（VCC范围3.0V至3.6V）。它有4个VCC引脚和4个GND引脚，必须全部良好连接，并在靠近芯片的位置放置去耦电容（典型值为0.1μF和10μF组合），以确保电源完整性。
• I/O兼容性：其I/O引脚是5V耐受的。这意味着即使工作在3.3V下，也可以直接与5V TTL/CMOS器件连接而无需电平转换，但要注意5V输入时不能超过VCC+0.5V的绝对最大额定值。
• 关键引脚处理：
  • TRST（Test Reset）：这是SCANSTA101自身TAP的复位。数据手册明确建议通过一个1kΩ电阻下拉到地。这确保了在上电过程中，芯片内部的测试逻辑保持在复位状态，避免进入不确定状态，这是一个重要的可靠性设计。
  • OE（Output Enable）：当此引脚为高时，所有_SM后缀的JTAG输出（TCK_SM,TMS_SM,TDI_SM,TRST0_SM,TDO_SM）均处于高阻态。在系统初始化或需要隔离JTAG链时非常有用。
  • 未使用的输入引脚：如TDI,TMS等，应根据情况上拉或下拉，避免悬空导致功耗增加或状态不定。

4.2 处理器接口模式选择与连接

SCANSTA101的PPI设计为通用异步接口，可以适配多种处理器总线。你需要根据主处理器的总线类型来连接：

• 与异步存储器接口���接：这是最常见的方式。将处理器的地址线、数据线、读/写、片选、等待（或就绪）信号分别映射到SCANSTA101的A[4:0],D[15:0],R/W,CE,DTACK。STB信号通常可以连接到处理器的地址选通或写使能信号。务必仔细核对数据手册中��时序图，确保满足tS1（建立时间）和tH1（保持时间）的要求。
• 与同步总线或GPIO模拟：如果处理器没有标准的异步总线，也可以通过GPIO来模拟时序。此时，你需要用软件精确控制CE、STB、R/W等信号的时序。这种情况下，SCK（系统时钟）的频率不宜设置过高，因为GPIO的操作速度有限，可能成为性能瓶颈。SCK最高支持66MHz，但GPIO模拟通常远低于此。

> 注意：在16位数据总线模式下进行32位内存访问时，SCANSTA101要求处理器发起两次连续的16位访问。PPI内部的WLWC模块会处理拼接。你的驱动程序必须保证这两次访问是连续的，中间不能被其他访问打断，否则会导致数据错乱。

4.3 时序分析与系统时钟设计

时序是硬件接口稳定的生命线。SCANSTA101的数据手册提供了详细的AC特性参数，设计时必须满足。

1. 系统时钟（SCK）：这是所有内部逻辑的时钟源。TCK_SM由它分频产生。SCK的频率和稳定性直接决定了JTAG操作的最高速率。需要根据你需要的TCK_SM频率和CLKDIV的设置来反推SCK。例如，需要TCK_SM=10MHz，CLKDIV设为2，则SCK需 >= 10MHz * 2 * (2+1) = 60MHz。同时要保证SCK的占空比和抖动在允许范围内。

2. PPI接口时序：重点关注tD1（STB低到DTACK低的传播延迟）和tD2（STB高到DTACK高阻的延迟）。这些延迟参数与SCK周期数相关。例如，对于寄存器写操作，tD1最大为 (3个SCK周期) + 11.5ns。如果你的SCK是50MHz（周期20ns），那么最大延迟为 3*20ns + 11.5ns = 71.5ns。你的处理器总线必须能容忍这个等待时间，或者正确采样DTACK信号来插入等待状态。

3. SSI输出时序：TCK_SM、TMS_SM、TDI_SM相对于SCK的延迟（tD5,tD7,tD6）在12ns左右。在规划PCB布局时，要确保这些信号到各个JTAG器件的走线长度匹配，特别是TCK_SM，以减少时钟偏斜。TDO_SM的输入建立（tS2）和保持时间（tH2）也必须满足，这决定了链上最慢器件能支持的最高TCK_SM频率。

> 实操心得：在硬件调试阶段，务必使用示波器或逻辑分析仪抓取TCK_SM、TMS_SM、TDI_SM和TDO_SM的波形。首先验证SCANSTA101自身产生的波形是否符合1149.1标准（如TMS在TCK_SM上升沿前稳定），然后检查链上最后一个器件的TDO输出是否能在TCK_SM下降沿后稳定，并满足SCANSTA101TDI_SM的建立保持时间。这是排查通信失败问题最直接的方法。

5. 软件驱动开发与常见问题排查

有了稳定的硬件，下一步就是开发软件驱动，让处理器能够指挥SCANSTA101工作。

5.1 驱动开发框架

一个健壮的驱动通常包含以下层：

1. 硬件抽象层（HAL）：提供最基本的寄存器读/写函数，屏蔽底层总线访问细节（如GPIO模拟或内存映射访问）。

   // 示例：写入SCANSTA101寄存器 void SCANSTA101_WriteReg(uint8_t addr, uint16_t data) { // 1. 设置地址总线 A[4:0] = addr // 2. 设置数据总线 D[15:0] = data // 3. 设置 R/W = 0 (写) // 4. 拉低 CE // 5. 拉低 STB (产生下降沿) // 6. 等待 DTACK 变低 (或超时等待) // 7. 拉高 STB (产生上升沿) // 8. 等待 DTACK 释放 (变高阻) // 9. 拉高 CE }

2. 初始化函数：配置SETUPR（设置TDO默认值、TRST等）、CLKDIV（设置JTAG时钟）、初始化INDEXR指针、清除中断标志等。
3. 核心操作函数：
   • LoadVectorToMemory(): 将测试向量数据写入TDO_SM区域。
   • LoadExpectedData(): 将预期数据写入Expected区域。
   • ConfigureMacro(): 设置宏指令。
   • ConfigureSequencer(): 设置执行序列。
   • StartTest(): 写START寄存器。
   • WaitForCompletion(): 轮询STATUS寄存器或等待中断。
   • ReadCapturedData(): 从TDI_SM区域读取结果。
   • CheckCompareResult(): 读取STATUS寄存器中的比对标志。
4. 中断服务程序（ISR）：读取INTSTAT寄存器以判断中断源，然后进行相应处理（如读取数据、检查状态、启动下一组测试等）。切记：读INTSTAT会清零标志位。

5.2 常见问题与排查技巧实录

在实际项目中，即使按照手册设计，也难免遇到问题。以下是我总结的一些常见坑点及排查思路：

问题1：处理器无法读写SCANSTA101寄存器，DTACK无响应。

• 排查思路：
  1. 检查硬件连接：用万用表确认电源、地、所有信号线连接正确，无虚焊。重点检查RST引脚是否为高电平（无效），OE引脚是否为低电平（使能输出）。
  2. 检查时序：用逻辑分析仪同时抓取处理器的控制信号（CE,STB,R/W,A[4:0],D[15:0]）和SCANSTA101的DTACK。确认STB下降沿前，地址和数据建立时间（tS1）满足；STB上升沿后，地址和数据保持时间（tH1）满足。查看DTACK是否在STB变低后的预期时间内变低。
  3. 检查SCK时钟：确认SCK引脚上有时钟信号，频率在额定范围内，幅值正常。
  4. 检查复位：确保上电后RST引脚有一个从低到高的跳变过程。可以尝试手动触发一次复位。

问题2：JTAG链无响应，无法识别器件。

• 排查思路：
  1. 隔离测试：首先断开SCANSTA101与复杂JTAG链的连接，只连接一个已知良好的、简单的JTAG器件（如一颗带JTAG的CPU或CPLD），进行基础测试。
  2. 信号质量：用示波器测量TCK_SM、TMS_SM、TDI_SM输出波形。检查TCK_SM频率是否与CLKDIV设置匹配，波形是否干净无过冲。检查TMS_SM和TDI_SM在TCK_SM上升沿前是否已稳定（建立时间）。
  3. TAP状态机验证：编写一个简单测试，让SCANSTA101发送一系列固定的TMS序列（例如，连续发送5个以上的“1”），使TAP状态机进入Test-Logic-Reset状态。然后用示波器观察TMS_SM和TCK_SM，看波形是否符合预期。
  4. 链完整性：如果连接了多个器件，检查TRST0_SM（如果使用）是否正确连接，确保链上所有器件的TDI、TDO首尾相连，TCK、TMS、TRST并联。

问题3：数据比对（Compare）功能失败，但手动读取数据又是正确的。

• 排查思路：
  1. 检查Mask寄存器：Mask内存区域用于屏蔽比对中不关心的位（通常置1表示屏蔽）。确认你写入的Mask数据是否正确。常见的错误是Mask数据全为0，导致所有位都参与比对，而一些动态变化的位（如状态位）会导致比对失败。
  2. 检查Expected数据对齐：Expected数据必须与TDO_SM捕获的数据在内存中按相同的位对齐方式存放。确认你写入Expected区域的数据，是否与从TDI_SM区域读出的原始数据格式一致。
  3. 检查宏配置：在定义移位宏时，是否正确设置了Compare位和Use Mask位？这两个位必须使能，比对功能才会生效。
  4. 时序问题：比对是在移位过程中实时进行的。如果TCK_SM频率过快，而链上器件的TDO输出延迟（TDO valid to TCK falling）太大，可能导致SCANSTA101在TCK_SM上升沿采样TDI_SM时，数据尚未稳定，从而捕获错误数据导致比对失败。尝试降低TCK_SM频率（增大CLKDIV）再测试。

问题4：使用序列器（Sequencer）执行复杂流程时，在某个向量后卡住。

• 排查思路：
  1. 单步调试：先不使用序列器，单独执行序列中的每一个向量和宏，确认每个步骤都能独立成功。
  2. 检查序列器内存数据：通过驱动函数读取Sequencer内存区域的内容，与你期望写入的数据进行比对，确认数据写入正确，没有发生地址错位或数据覆盖。
  3. 检查向量和宏的链接：确认Vector中指定的Macro Number与Macro内存中的实际位置对应。确认一个宏执行完毕后，TAP状态机是否处于下一个宏预期的起始状态。例如，一个Shift-DR宏之后，如果不跟Update-DR状态，可能会使数据停留在边界扫描单元中而未更新到输出引脚。
  4. 中断冲突：检查是否因为某个中断（如TDO_SM_EMPTY）没有及时处理，导致SSI暂停。确保中断使能配置正确，并且ISR或主循环能及时响应并补充数据/读取数据。

问题5：性能不达预期，测试速度慢。

• 优化方向：
  1. 提高SCK频率：在满足PPI接口时序的前提下，尽可能使用更高的SCK频率，这是提升整体吞吐量的基础。
  2. 使用32位IP宏模式：如果你的处理器支持32位总线，并且将SCANSTA101作为IP核集成到FPGA中，使用32位模式可以将内存访问效率提升一倍。
  3. 利用DMA：如果处理器支持DMA，可以将测试向量数据从系统内存直接DMA到SCANSTA101的TDO_SM内存区，并将捕获的数据DMA回系统内存，极大减轻CPU负担。
  4. 批处理与中断：避免单个向量操作就等待一次完成。尽量组织一批测试向量，一次性写入内存并启动序列器执行。使用TDO_SM_HALF_EMPTY和TDI_SM_HALF_FULL中断进行流量控制，实现“乒乓”缓冲，让数据搬运和JTAG操作尽可能并行。

开发SCANSTA101的驱动是一个硬件交互细节非常丰富的任务。最好的伙伴就是数据手册、示波器和耐心。从最简单的寄存器读写测试开始，逐步扩展到单个向量移位，再到复杂的序列器操作，步步为营，才能构建出稳定高效的边界扫描测试系统。这颗芯片虽然年代较早，但其设计思想非常经典，理解它对于掌握嵌入式测试架构大有裨益。