企业官网建设流程全解析

1. 项目概述与核心价值

在嵌入式系统开发，尤其是汽车电子和工业控制领域，串行通信接口（SCI）和本地互联网络（LIN）是连接微控制器与传感器、执行器或其他控制单元的“血管”。数据在这些“血管”中高效、可靠地流动，是整个系统稳定运行的基础。然而，传统的基于CPU轮询或中断的数据搬运方式，在处理连续、高速的数据流时，往往会成为系统性能的瓶颈，大量消耗宝贵的CPU周期，影响实时任务的响应。

直接内存访问（DMA）技术，就是为解决这一痛点而生的“智能搬运工”。它允许外设（如SCI/LIN模块）与内存之间直接进行数据交换，完全绕过CPU的干预。想象一下，原来需要你（CPU）亲自去仓库（内存）门口，一箱一箱地搬货（数据）到卡车（外设）上，现在你只需要给搬运工（DMA控制器）下达指令：“从A仓库搬10箱货到B卡车”，之后你就可以去处理其他更重要的任务了。DMA会自主完成整个搬运流程，并在完成后通知你。这极大地解放了CPU，使其能够专注于算法执行、逻辑判断等核心计算任务。

对于TMS320F28002x这类高性能实时微控制器，其集成的增强型SCI/LIN模块提供了灵活的DMA接口和单缓冲/多缓冲模式。深入理解并正确配置这些机制，是设计出高吞吐量、低延迟、高可靠性的通信节点的关键。本文将从一个资深嵌入式工程师的视角，拆解SCI/LIN模块的DMA接口工作原理，从基础的寄存器配置到高级的多缓冲模式应用，并结合实际项目中的踩坑经验，为你呈现一套可直接复现的配置指南和优化心法。

2. SCI/LIN模块DMA接口深度解析

2.1 DMA请求机制：收发双通道的独立控制

SCI/LIN模块的DMA接口设计得非常清晰，为接收（RX）和发送（TX）提供了完全独立的请求通道和控制逻辑。这符合通信全双工或半双工场景下的实际需求。

接收DMA请求（RXDMA）：当接收移位寄存器（SCIRXSHF）接收完一个完整字符（包括起始位、数据位、停止位，并完成错误检查）后，数据会被移入接收数据缓冲寄存器（SCIRD）。此时，模块会根据配置决定是否产生DMA请求。其核心控制位是SET RX DMA和CLR RX DMA。设置SET RX DMA位为1，即启用接收DMA功能；清除该位或设置CLR RX DMA位为1，则禁用。启用后，每当有新数据就绪（RXRDY标志置位），硬件便会自动发起一个DMA传输请求，将SCIRD中的数据搬运至由DMA控制器指定的内存区域。

发送DMA请求（TXDMA）：当发送数据缓冲寄存器（SCITD）为空，准备好接收下一个待发送字符时，发送就绪标志（TXRDY）置位。此时，若发送DMA功能被启用（通过SET TX DMA位），模块便会向DMA控制器发出请求。DMA控制器响应此请求，将内存中待发送的数据搬运至SCITD寄存器，随后硬件自动将其加载到发送移位寄存器（SCITXSHF）并串行发出。发送DMA的控制通过SET TX DMA和CLR TX DMA位实现。

注意：SET RX DMA和CLR RX DMA通常是同一寄存器中的两个位，对其进行写1操作会分别置位和清零DMA使能标志。这种设计便于原子操作，避免“读-修改-写”过程可能引发的竞态条件。在配置时，务必先通过CLR RX DMA（如果之前已启用）或直接向使能位写0来确保DMA处于禁用状态，再进行其他配置，最后再通过SET RX DMA启用。

2.2 核心模式切换：MBUF MODE位的决定性作用

整个DMA行为模式的分水岭，在于SCIGCR1寄存器中的MBUF MODE（多缓冲模式）位。这个位不仅影响DMA，也影响着中断和轮询的行为逻辑，是理解模块工作方式的关键。

单缓冲模式（MBUF MODE = 0）：这是最基本的工作模式。在此模式下，无论是接收还是发送，DMA请求的触发粒度是“字节到字节”的。具体来说：

• 接收侧：每成功接收一个字符，数据从SCIRXSHF移至SCIRD，RXRDY标志置位，随即触发一次DMA请求（如果已启用）。
• 发送侧：每当SCITD寄存器为空（即上一个字符已加载到移位寄存器），TXRDY标志置位，随即触发一次DMA请求（如果已启用）。

这种模式逻辑简单，但效率较低。每个字符的传输都需要一次DMA请求/响应周期，对于DMA控制器本身也有一定的开销。它适用于数据间隔不规则、数据量小的零星通信。

多缓冲模式（MBUF MODE = 1）：这是为高效批量数据传输设计的模式。在此模式下，模块内部使用了额外的缓冲区（对于TMS320F28002x，接收和发送各有最多8字节的缓冲区，对应LINRD0/1和LINTD0/1寄存器），并且DMA请求的触发与一个可编程的长度（LENGTH）值紧密相关。

• 接收侧：接收器会将字符依次填充到内部的多个就绪缓冲区（RDy buffers）中。仅当接收到的字符数量达到了LENGTH寄存器所设定的值，并且最后一个字符也被成功复制到对应的RDy缓冲区后，才会产生一次DMA请求。随后，DMA控制器可以一次性将整个数据块（最多8字节）从模块的缓冲区搬运到系统内存。
• 发送侧：在数据传输开始前，软件或DMA需要一次性将最多LENGTH个字节的数据写入发送缓冲区（TDy buffers，即LINTD0和LINTD1寄存器）。当TXRDY置位或一个LENGTH长度的数据块传输完成后，会产生一次DMA请求，以重新加载发送缓冲区，为下一批数据的发送做准备。

多缓冲模式将多次零碎的DMA传输合并为一次批量传输，显著减少了DMA请求中断的次数，降低了总线占用和CPU的干预频率，特别适合LIN总线帧（数据场为2、4、8字节）或需要连续流式传输的应用场景。

2.3 多处理器模式下的DMA策略

在多点通信（多处理器模式）中，数据流中混杂着地址帧（用于选择目标设备）和数据帧（实际通信内容）。SCI/LIN模块提供了精细的控制，允许区分对待这两种帧的DMA请求。

这通过SET RX DMA ALL位来控制：

• SET RX DMA ALL = 0：这是常见配置。DMA请求仅针对数据帧产生。地址帧的到达会触发接收中断（如果使能），由CPU来读取并解析地址，判断本机是否被寻址。这种方式允许CPU灵活地处理网络管理（如地址匹配、唤醒），而DMA高效地处理纯数据负载。
• SET RX DMA ALL = 1：DMA请求会对所有帧（包括地址帧和数据帧）产生。这通常用于一种简化的设计，即CPU也通过DMA来接收地址帧，然后在DMA完成中断服务程序中检查地址。这可以减少一种中断源（SCI接收中断），但要求DMA传输的缓冲区设计能区分地址和数据。

另一个关键点是睡眠模式（SLEEP位）的影响。当模块处于睡眠模式时（SLEEP = 1），对于接收到的数据帧，不会产生DMA请求。数据帧会被静默地丢弃（或停留在移位寄存器中），不会搬入缓冲区。只有当接收到地址帧，并且CPU在中断服务程序中识别出本机地址、手动清除SLEEP位后，后续的数据帧才会正常触发DMA。这个机制对于构建低功耗、事件触发的网络从节点至关重要，可以避免处理无关数据的开销。

3. SCI/LIN模块的完整配置流程与实操要点

在启用DMA之前，必须对SCI/LIN模块本身进行正确初始化。官方手册提供了一系列步骤，但直接按顺序敲代码往往不够，我们需要理解每一步背后的意图和潜在陷阱。

3.1 上电复位与软件复位序列

模块上电��系统复位后，所有寄存器处于默认状态，且模块被保持在复位状态。关键的复位控制位有两个：

1. SCIGCR0.RESET：这是模块的总复位位。0表示模块处于复位状态，1表示模块脱离复位。所有配置必须在RESET=1之后才能进行。
2. SCIGCR1.SWnRST：这是一个低有效（Active-Low）的软件复位位。上电后默认为0，将模块保持在复位状态。这是一个非常关键的安全设计。它允许我们在模块功能上电但不激活的情况下，从容地配置所有寄存器。只有当我们确信所有参数（波特率、帧格式、引脚功能等）都设置无误后，才将SWnRST写1，释放模块使其开始工作。

推荐的初始化序列如下：

// 1. 确保模块时钟已使能（这是前提，通常在系统初始化中完成） // 2. 解除模块硬件复位（如果之前被复位） SCI->SCIGCR0.bit.RESET = 1; // 3. 确保软件复位有效，模块处于静止状态 SCI->SCIGCR1.bit.SWnRST = 0; // 如果默认是0，此步可省略，但显式写出更安全 // 4. 此时，模块处于“配置模式”。SWnRST=0 保证了无论我们如何配置寄存器，模块都不会产生意外的收发行为。 // 开始配置其他所有寄存器：帧格式(SCIGCR1)、引脚功能(SCIPIO0)、波特率(BRS)、时钟源等。 // ... (详细的配置代码见下文) // 5. 所有静态配置完成后，最后一步：释放软件复位，启动模块 SCI->SCIGCR1.bit.SWnRST = 1; // 6. 稍作延时（几个时钟周期），等待模块内部逻辑稳定 __asm(“ NOP”); __asm(“ NOP”); // 7. 此时，模块已处于活动状态。可以按需使能接收（RXENA）和发送（TXENA），并配置DMA/中断。

实操心得：永远遵循“先配置，后启动”的原则。SWnRST是你的安全开关。在调试初期，可以暂时不写SWnRST=1，而是通过仿真器检查所有配置寄存器的值是否正确，确认无误后再“合闸”。这能避免因配置错误导致的总线冲突或不可预测的行为。

3.2 关键寄存器配置详解

以下配置步骤假设我们目标是在LIN从机模式下，启用接收DMA（多缓冲），并做好通信准备。

1. 选择帧格式与模式 (SCIGCR1)：

   // 假设使用LIN模式，8位数据位，无奇偶校验，1位停止位（LIN标准格式） // LINMODE: 1=使能LIN模式 // PARITYENA: 0=禁用奇偶校验（LIN2.0后校验和替代） // STOPBITS: 0=1个停止位 // CHAR_SIZE: 3h = 8位数据 SCI->SCIGCR1.bit.LINMODE = 1; SCI->SCIGCR1.bit.PARITYENA = 0; SCI->SCIGCR1.bit.STOPBITS = 0; SCI->SCIGCR1.bit.CHAR_SIZE = 3; // 选择内部时钟源 SCI->SCIGCR1.bit.CLOCK = 1;

2. 配置GPIO引脚功能 (SCIPIO0)：

   // 将LINRX和LINTX引脚配置为SCI功能，而非普通GPIO SCI->SCIPIO0.bit.RX_FUNC = 1; // LINRX引脚用于接收 SCI->SCIPIO0.bit.TX_FUNC = 1; // LINTX引脚用于发送 // 注意：根据具体硬件连接，可能需要额外配置GPIO复用控制器。

3. 设置波特率 (BRSR)： 波特率设置是通信的基石，计算错误会导致通信彻底失败。公式基于VCLK（外设时钟）频率FVCLK和目标LIN波特率FLINCLK(通常为10.4kbps或19.2kbps)。

   • 整数分频器 P：P = (FVCLK / (16 * FLINCLK)) - 1
   • 分数分频器 M：用于微调。M = round( ( (FVCLK / (16 * FLINCLK)) - (P+1) ) * 16 )
   • 超分数分频器 U：用于LIN模式下的位调制，以补偿时钟精度误差，通常在主节点配置中更关键。

   示例计算：假设FVCLK = 60MHz，目标FLINCLK = 19200 bps。

   • 计算P：60,000,000 / (16 * 19200) ≈ 195.31，P = 195 - 1 = 194(0xC2)
   • 计算M：195.31 - 195 = 0.31，M = round(0.31 * 16) = round(4.96) = 5

   SCI->BRSR.bit.P = 194; SCI->BRSR.bit.M = 5; SCI->BRSR.bit.U = 0; // 初始设为0，若不使用自适应波特率可保持

   注意事项：务必使用整型计算，避免浮点误差。计算出的P值必须在寄存器支持的范围内（0-224-1）。M值范围0-15。在实际项目中，我通常会写一个波特率计算函数，传入时钟和波特率，返回P、M、U及实际波特率误差，确保误差在可接受范围（通常<2%）。

4. 配置多缓冲与长度 (SCIFORMAT,SCIGCR1)：

   // 启用多缓冲模式 SCI->SCIGCR1.bit.MBUF_MODE = 1; // 设置响应数据长度，例如8字节。SCIFORMAT[18:16] = 111b SCI->SCIFORMAT.bit.LENGTH = 7; // 对应二进制111，即8字节 // 注意：在LIN从机模式下，此长度需要与主机发送的帧ID所指示的长度匹配，否则会导致帧错误。

5. 使能收发器与DMA：

   // 使能接收器和发送器（根据实际需求） SCI->SCIGCR1.bit.RXENA = 1; // 准备接收 SCI->SCIGCR1.bit.TXENA = 1; // 准备发送 // 配置为多处理器模式，并使用DMA仅处理数据帧（典型从机配置） // 假设我们使用空闲线多处理器模式 SCI->SCIGCR1.bit.ADDR_IDLE_MODE = 0; // 0=空闲线模式 // 清除SLEEP位，准备接收数据（如果之前处于睡眠） SCI->SCIGCR1.bit.SLEEP = 0; // 最后，启用接收DMA（在多缓冲模式下，将在收满LENGTH个字节后触发请求） SCI->SCIGCR1.bit.SET_RX_DMA = 1; // 写1使能 // 如果需要发送DMA，也在此处使能 // SCI->SCIGCR1.bit.SET_TX_DMA = 1;

4. 单缓冲与多缓冲模式下的数据收发实战

配置完成后，模块的行为因模式不同而有显著差异。理解这些差异是编写正确驱动程序的前提。

4.1 单缓冲模式下的数据流

接收流程（轮询/DMA）：

1. 一个字符被完整接收，从SCIRXSHF移至SCIRD。
2. RXRDY标志位置1。
3. 若DMA使能：硬件自动产生RXDMA请求。DMA控制器响应，将SCIRD中的数据（1字节）搬运至预设的内存缓冲区（例如rxBuffer[0]）。搬运完成后，DMA可能产生完成中断通知CPU。
4. 若使用中断：产生接收中断。CPU在中断服务程序（ISR）中读取SCIRD。
5. 若使用轮询：CPU需要不断查询RXRDY位，为1时读取SCIRD。
6. 读取SCIRD后，硬件自动清除RXRDY位，准备接收下一个字符。

发送流程（轮询/DMA）：

1. 检查TXRDY标志是否为1（表示SCITD空）。
2. 若DMA使能：当TXRDY=1时，硬件产生TXDMA请求。DMA控制器将内存中下一个待发送字节搬运至SCITD。
3. 若使用中断：TXRDY=1触发发送中断，CPU在ISR中写数据到SCITD。
4. 若使用轮询：CPU在循环中等待TXRDY=1，然后写数据到SCITD。
5. 数据从SCITD加载到SCITXSHF，开始串行发送。当SCITD再次变空，TXRDY置1，触发下一次传输。

单缓冲模式下的DMA配置要点：

• DMA传输的“数据宽度”应设置为1字节（8位）。
• DMA的“传输数量”（Burst Size）通常设置为1，因为每次请求只搬运1字节。
• 需要为DMA配置源地址（SCIRD寄存器地址）或目标地址（SCITD寄存器地址），以及对应的内存缓冲区地址。
• 由于请求频繁，要确保DMA通道优先级设置合理，避免阻塞其他高优先级外设。

4.2 多缓冲模式下的数据流与DMA优化

多缓冲模式才是发挥DMA威力的舞台。以接收8字节LIN数据帧为例：

接收流程：

1. 模块内部有8个字节的硬件缓冲区（LINRD0, LINRD1）。
2. 主机发送一个8字节数据帧。
3. 模块将接收到的第1个字节放入缓冲区0，第2个字节放入缓冲区1，……，第8个字节放入缓冲区7。
4. 关键点：在整个8字节帧接收完成，并且最后一个字节成功存入缓冲区之前，不会产生任何DMA请求或中断（基于数据帧）。
5. 帧接收完成后，RXRDY标志置位，同时产生一个单一的RXDMA请求。
6. DMA控制器响应此请求，可以配置为一次性将8个字节从LINRD0/1寄存器（作为一个连续的16位或32位访问）搬运到内存中的一个连续数组（例如rxFrameBuffer[8]）。
7. DMA传输完成，产生完成中断。CPU在中断中处理整个数据帧。

发送流程：

1. CPU或DMA需要预先将最多8字节的待发送数据写入发送缓冲区（LINTD0, LINTD1）。
2. 当TXRDY置位（或上一个帧发送完成），模块开始发送缓冲区中的数据。
3. 当发送完LENGTH个字节（例如8字节）后，产生一个单一的TXDMA请求。
4. DMA控制器响应，将下一帧的8字节数据从内存搬运到LINTD0/1缓冲区。
5. 模块接着发送新加载的数据，实现连续帧传输。

多缓冲模式下的DMA配置优化：

• 传输数据宽度：可以设置为16位（半字）甚至32位（字）。因为LINRD0/LINRD1是32位寄存器，但每个数据是8位。一次32位访问可以读取4个字节，效率更高。需要根据内存对齐和DMA控制器能力来定。
• 传输数量：设置为LENGTH（例如8）。DMA控制器会知道需要连续搬运8个字节。
• 地址递增：源地址（对于接收）或目标地址（对于发送）在每次DMA请求后是否递增，取决于你的缓冲区管理策略。如果使用一个循环缓冲区，可能不需要递增；如果使用线性数组存储每一帧，则需要递增。
• 循环模式：对于连续不断的通信，可以启用DMA的Ping-Pong模式或循环缓冲区模式。当一个缓冲区正在被DMA填充/清空时，CPU可以处理另一个缓冲区的数据，实现零等待的数据流水线。

踩坑实录：在多缓冲发送模式下，一个常见的错误是DMA传输完成中断（或发送完成中断）处理不当。当一帧数据发送完成，TXRDY会再次置位并触发DMA请求加载下一帧。如果你在DMA完成中断中只是简单地重新装填了缓冲区，但没有检查是否还有待发送数据，可能会导致DMA将无效或重复的数据加载进去，造成总线错误。正确的做法是维护一个发送队列（FIFO），在DMA完成中断中，从队列取出下一帧数据配置DMA，如果队列为空，则禁用发送DMA请求（CLR TX DMA），避免无效操作。

5. LIN协议下的特殊考量与自适应波特率

当SCI模块工作在LIN模式时，除了基本的DMA配置，还需关注LIN协议特有的功能，这些功能直接影响通信的稳定性和可靠性。

5.1 帧处理与事件触发帧

LIN帧由主机发出的头（同步间隔场、同步场、标识符场）和从机发出的响应（数据场、校验和场）组成。DMA主要用于高效处理数据场。

• 头接收：从机检测到同步间隔场后，会尝试同步并接收标识符场。标识符接收完成后，会触发一个“RXID”中断（如果使能）。这个中断通常不由DMA处理，而应由CPU处理，因为CPU需要解析标识符（ID），判断是否与本机匹配，并准备相应的响应数据。
• 数据场DMA：一旦ID匹配，从机需要在规定时间内发出响应。此时，如果配置了多缓冲发送DMA，且发送缓冲区（LINTD0/1）已预先装填好数据，模块会自动将数据场和校验和发出。响应数据的准备必须在ID匹配中断服务程序中快速完成，否则可能错过响应时间窗口，导致主机报错。
• 事件触发帧：LIN 2.0支持事件触发帧，多个从机可能同时响应，导致碰撞。模块会设置NRE（无响应错误）、FE（帧错误）等标志。软件需要处理这些错误。手册建议的流程是：在ID接收完成后，轮询BUS BUSY标志和NRE标志。如果BUS BUSY先置位后又出现NRE，则表明发生了碰撞。此时，接收缓冲区（LINRD0/1）中可能有碰撞产生的损坏数据，软件应丢弃该帧。

5.2 自适应波特率配置

在复杂的汽车电子环境中，不同节点的时钟源可能存在微小偏差。LIN协议允许从机在头部的同步场（0x55）期间测量主机的实际波特率，并动态调整自己的波特率，这就是自适应波特率。

• 启用自适应：通过设置SCIGCR1.bit.ADAPT = 1来启用。
• 测量与调整：当从机检测到同步场时，内部计数器会测量0x55（01010101b）的位时间，计算出主机的实际位周期Tbit。如果该测量值在自身编程波特率的±10%范围内，从机会自动更新内部的波特率分频器（MBRSR寄存器），以匹配主机。
• BRSR与MBRSR：BRSR是用户编程的初始波特率寄存器。MBRSR是测量波特率寄存器，在自适应模式下会被硬件自动更新。在配置时，我们仍然需要正确设置BRSR，它决定了从机初始的波特率检测窗口和可调整的范围。
• 计算公式：手册给出了MBRSR的计算公式MBR = FVCLK / (1.1 * FLINCLK)。这里的1.1是一个安全系数，意味着你编程的BRSR对应的波特率应略低于网络标称波特率，为向上调整留出空间。例如，对于19.2kbps网络，你可以用BRSR配置为 ~17.5kbps（留出约10%裕量），这样当检测到准确的19.2kbps时，模块能顺利调整。

重要警告：手册特别指出，在自适应模式下，MBRSR分频器的设置必须保证其允许的最大波特率不超过预期网络波特率的10%。否则，一个全0的数据字节（0x00，连续8个低电平）可能被误判为一个同步间隔场，导致通信混乱。因此，BRSR的初始值不能设置得过低。

6. 低功耗模式与睡眠模式下的DMA行为

在电池供电或需要节能的应用中，理解模块在低功耗模式下的行为至关重要。

6.1 全局与本地低功耗模式

• 全局低功耗模式：由系统级电源管理控制，会关闭整个SCI/LIN模块的时钟，模块完全停止工作。此时DMA自然无法进行。任何寄存器访问都会重新使能时钟。
• 本地低功耗模式：通过设置SCIGCR1.bit.POWERDOWN = 1进入。此时模块内部逻辑时钟被关闭，但寄存器总线时钟仍可在访问时临时开启。在本地低功耗模式下，DMA请求不会产生，因为模块核心逻辑已停止。

6.2 睡眠模式与DMA的协同

睡眠模式（SLEEP位）主要用于多处理器通信中的地址过滤，但它与DMA的交互需要仔细处理。

• SLEEP = 1：模块“睡眠”。对于接收到的数据帧，不会将数据从SCIRXSHF移至SCIRD，因此RXRDY不会置位，也不会产生接收DMA请求或中断。数据帧被静默忽略。
• SLEEP = 1时收到地址帧：地址帧会被正常接收并移入SCIRD，RXRDY置位，并触发接收中断（如果使能）。注意：此时不会触发DMA请求，除非SET RX DMA ALL = 1（不推荐）。
• CPU在地址帧中断中的操作：
  1. 读取SCIRD，得到地址。
  2. 与本机地址比较。
  3. 如果匹配，则立即清除SLEEP位（SLEEP = 0）。
  4. 准备响应数据（如果是发送方），并可能配置发送DMA。
• SLEEP = 0后：后续的数据帧将正常触发DMA请求（如果已使能），数据被自动搬运到内存。

关键点：在基于DMA的多处理器从机设计中，接收地址帧必须使用中断，而不是DMA。因为需要CPU实时决策是否“唤醒”自己来接收后续数据。DMA只负责数据帧的批量搬运。这种“中断+DMA”的混合模式，兼顾了网络管理的灵活性和数据搬运的高效性。

7. 常见问题排查与调试技巧实录

在实际项目中，SCI/LIN DMA的配置不出错几乎是不可能的。以下是我总结的一些常见问题及排查手段。

7.1 DMA传输不触发或数据错误

7.2 调试工具与技巧

1. 寄存器查看：最基础的调试手段。在调试器中实时监控关键寄存器：SCIFLR（标志位）、SCIGCR1（控制位）、LINRD0/1、LINTD0/1。观察RXRDY、TXRDY、FE、OE、BE等标志的变化。
2. 逻辑分析仪/示波器：这是诊断物理层问题的终极工具。连接LIN总线，查看同步间隔场、同步场、ID场、数据场的波形。测量位时间，计算实际波特率，与配置值对比。检查数据内容是否正确。
3. DMA控制器状态：查看DMA控制器的状态寄存器，确认通道是否使能、传输是否完成、是否有错误发生。
4. 软件仿真：在硬件准备好之前，可以利用TI的CCS（Code Composer Studio）中的寄存器视图和内存浏览器进行初步的软件流程仿真，检查配置代码逻辑。
5. 分步调试法：
   • 第一步：先不用DMA，使用轮询或中断方式，让基本的SCI/LIN通信跑通。确保物理层和基本的寄存器配置是正确的。
   • 第二步：启用接收DMA，但先配置为单缓冲模式。发送单字节数据，看DMA能否正确触发并将数据搬运到内存。用调试器查看内存目标地址的内容。
   • 第三步：切换到多缓冲模式，发送一个完整帧（如8字节），检查DMA是否在帧结束后触发一次，并且内存中得到完整正确的数据。
   • 第四步：最后再整合发送DMA和复杂的LIN协议处理（如ID匹配、睡眠模式）。

配置SCI/LIN的DMA，尤其是结合多缓冲和LIN协议，是一个对细节要求极高的任务。每一个比特、每一个时钟周期都可能影响最终稳定性。我的经验是，耐心和细致的调试日志（记录关键标志位和错误状态）比任何高级技巧都管用。每次修改配置后，从一个最简单的通信测试开始，逐步增加复杂度，这样当问题出现时，你才能清晰地定位到是哪一个环节引入的。