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2 DESIGN FOR TESTABILITY（DFT）

这一章讨论现代数字电路的可测性设计（DFT）。

可测性设计的两大用途：

1. 提高数字电路质量，减少数字电路测试成本
2. 简化电路测试、debug、诊断

本章目标：

1. 读完能够判断一个电路的设计是不是测试友好
2. 为了提高可测性，能提出设计上的修改建议

综合以上目标，这一章结束后，能够识别和修改scan design rule的偏差，能够掌握把一个design转换成一个scan design的基础知识。

内容顺序：

1. DFT的基础概念和可测性分析的方法
2. scan design（应用最广泛的DFT方法学）
   1. popular scan cell designs
   2. scan architectures
   3. scan design rules
   4. scan design flow
   5. special-purpose scan designs
3. 先进的DFT技术：RTL级的DFT，可以减少DFT设计迭代和test development time。

2.1 Introduction

parts per million (PPM)：测试技术的早期，设计和测试完全是分开的两部分，测试的质量按照客户返回的故障芯片的比例评估，也就是用这个数给测试打分。

fault simulation或fault grading：1980s，测试中严重依赖故障仿真定量测量functional patterns的故障覆盖率。如果一组functional patterns不能满足故障覆盖率要求，就再增加functional patterns，但是这种方法的故障覆盖率始终超不过80%。

scan cells：对于存储单元storage elements，利用结构化的DFT方法用外部接口控制和监测时序电路内部的状态，这种利用外部接口重构的存储单元叫做scan cells。

Scan design：最常用的DFT方法。把选中的存储单元storage elements连接起来形成多个移位寄存器，叫做scan chains。这种设计方法把每一个选中的存储单元都用一个scan cell替代，每个单元都有一个额外的输入scan input (SI)，还有一个额外的或者共享的输出scan output (SO)，通过把SO连到下一个cell的SI，就能形成一个或多个scan chains。

full-scan design：把所有的存储单元都进行scan插入。

almost full scan design（more than 98%）：把几乎所有的存储单元都进行scan插入。

partial-scan design：把部分的存储单元都进行scan插入。按照选择方法又分成三小类：

1. pipelined
2. feed-forward
3. balanced

随着硅降价和深硅技术发展，逐渐由partial-scan design向full-scan design发展。

scan design rules：为了达到想要的PPM目标，在设计中，影响故障覆盖率的特定电路结构和设计都得提前就要求并做到，这就需要提前规定scan design rules。所以DFT工程师的职责包括：

1. 在设计中，识别和修订scan design rule偏差
2. 把scan chains插入和综合入设计中
3. 为scan design生成测试向量
4. 将测试向量转化为ATE能用的格式