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简介：面向射频集成电路设计初学者与进阶工程师的Cadence仿真实践资料，围绕LNA、PA、VCO与Mixer四类关键射频模块，提供从电路模型搭建、仿真参数配置到增益、噪声系数、功率效率、相位噪声等指标分析与参数优化的完整实例流程，帮助读者在真实工程环境中理解各模块的设计要点与验证方法。压缩包共约1600个文件，以state、tag、cdb、db等Cadence工程与库文件为主，辅以scs、il、va等脚本与模型文件及少量PDF说明，整体约14.58MB，保留了rfworkshop701工程的目录结构，便于直接导入复现。目前已有4843人学习下载，适合希望系统掌握射频电路仿真流程、对照实例查漏补缺的读者参考。

1. 射频链路仿真：为什么四个模块要放在同一套激励下看

很多人第一次在 Cadence 里跑 LNA 仿真，S21 曲线漂亮得让人想截图发群，结果把 PA 接上去、VCO 一开、Mixer 一挂，整条链路的行为完全不是四个模块各自指标的简单叠加。这不是玄学，而是射频前端设计的核心事实：LNA、PA、VCO、Mixer 每一个都不是孤立的两端口网络，它们的输入输出阻抗、噪声贡献、非线性产物会沿着链路互相渗透。单模块仿真给你的是「理想源 + 理想负载」下的乐观数字，链路级仿真才暴露真实的增益压缩、噪声折叠和杂散混频。这份 Cadence 仿真设计实例的价值，就在于把四个模块放进同一套仿真框架里，用一致的激励、一致的工艺角和一致的观测口径去验证。搞懂它背后的机制，你才知道每一条曲线是怎么被「算」出来的，而不是把仿真器当黑匣子，跑出什么信什么。

2. LNA 与 PA 的仿真骨架：从 S 参数到增益压缩的机制拆解

2.1 为什么 LNA 要先做 S 参数再谈噪声

LNA 的仿真顺序不是随便排的。S 参数仿真本质上是小信号线性化，它回答的是「在偏置点附近，这个网络对入射波的反射和传输是多少」。Cadence 里的 SP 仿真用 AC 小信号分析扫频，得到 S11、S21、S12、S22，这四个数决定了后续噪声仿真和链路级联的输入条件。常见的实现思路是先用 DC 仿真确认晶体管工作在饱和区，再跑 SP 看匹配是否到位，最后才上 PSS 或 HB 做噪声和线性度。顺序颠倒的代价很直接：如果 S11 在目标频段是 -3 dB，说明输入匹配根本没收敛，此时跑出来的 NF 数字没有工程意义，因为它是在一个严重失配的端口上定义的。

匹配网络的设计动机值得多说一句。LNA 的噪声最优阻抗和功率最优阻抗通常不重合，这就是所谓的噪声匹配与功率匹配的矛盾。仿真实例里一般会用 Smith 圆图工具做负载牵引式的扫描，在 NFmin 和 S11 之间找折中点。代码层面，Cadence 的表达式语言可以这样提取关键指标：

; 在 ADE 的 calculator 中提取 LNA 关键指标 nf = noiseFigure("sp" ?result "sp" ?outputPort "PORT1" ?inputPort "PORT0") s11_db = dB20(sp("sp" ?result "sp" ?outputPort "PORT0")) s21_db = dB20(sp("sp" ?result "sp" ?outputPort "PORT1")) gain_comp = compressionPoint("hb" ?result "hb" ?outputPort "PORT1" ?ipnVals 1)

这段表达式的逻辑是：noiseFigure从 SP 结果里按端口定义算噪声系数，dB20把线性幅度转成分贝，compressionPoint则从 HB（谐波平衡）结果里找 1 dB 压缩点。参数?outputPort和?inputPort必须和原理图里的端口命名严格一致，否则返回 nil，这是最常见的翻车点之一。噪声系数本身还有源阻抗依赖，仿真时源端口的内阻要设成系统特征阻抗，通常是 50 欧，否则 NF 曲线会和实测对不上。

2.2 PA 的负载牵引与 AM-AM/AM-PM 从哪来

PA 和 LNA 的仿真哲学完全不同。LNA 关心的是「小信号下多安静」，PA 关心的是「大信号下多能扛、多不失真」。所以 PA 的核心仿真是负载牵引（Load Pull）加谐波平衡。负载牵引的机制是：在 Smith 圆图上扫描负载阻抗，对每个阻抗点跑一次 HB，记录输出功率和效率，最后画出等功率圆和等效率圆，交点就是最佳负载。Cadence 里可以用参数扫描配合 HB 仿真实现，也可以用专门的 load pull 模板。

AM-AM 和 AM-PM 是 PA 非线性的两个面。AM-AM 描述输入功率增加时增益如何压缩，AM-PM 描述输入功率变化引起的相位偏移。这两个指标直接决定调制信号经过 PA 后的 EVM 恶化程度。仿真时用 HB 做功率扫描，输入功率从线性区一路推到饱和区，每个功率点记录基波输出的幅度和相位。常见的实现思路是把输入功率设成变量Pin，用sweep扫 20 个点，然后对输出基波做dbm()和phase()提取。这里有个容易忽略的细节：HB 的谐波阶数要设够，至少覆盖到五次谐波，否则削顶产生的谐波能量被截断，压缩点会算偏。

# 用 Python 后处理 Cadence 导出的 PA 功率扫描数据 import numpy as np pin_dbm = np.array([...]) # 输入功率扫描点，单位 dBm pout_dbm = np.array([...]) # 对应基波输出功率 gain_db = pout_dbm - pin_dbm # 找 1dB 压缩点：增益相对小信号增益下降 1dB 的输入功率 gain_linear = gain_db[0] p1db_idx = np.argmax(gain_db < gain_linear - 1.0) p1db_in = pin_dbm[p1db_idx]

这段后处理的逻辑是：小信号增益取扫描序列第一个点（最低输入功率），然后找增益首次跌破「小信号增益减 1 dB」的位置。参数上要注意pin_dbm必须单调递增，且第一个点要足够低以保证处于线性区，否则基准增益本身就是压缩过的，P1dB 会算小。实际项目中我见过有人把扫描起点设在 -10 dBm，而 PA 的线性区上限只有 -15 dBm，结果整条增益曲线都是斜的，P1dB 直接偏了 3 dB 以上。

2.3 级联仿真里增益和噪声怎么传递

单模块指标好看不代表链路好看，因为级联有 Friis 公式在起作用。噪声系数级联的机制是：第一级的噪声被后续各级的增益放大，所以 LNA 的 NF 和增益共同决定整条链路的噪声底。增益级联则相反，前级增益压缩会直接吃掉后级的动态范围。仿真实例里通常会把 LNA、Mixer、PA 串成一条链路，用hb或pss做系统级仿真，观测整体 NF、增益和 IP3。

这里的关键设计取舍是：链路仿真要不要包含匹配网络和寄生。包含的话仿真时间长、收敛难；不包含的话结果偏乐观。常见的做法是先用理想匹配跑通链路验证拓扑，再把匹配网络替换成 EM 提取的 S 参数模型重跑。EM 提取的 S 参数文件用nport组件导入，端口顺序必须和原理图连接一一对应，顺序错了不会报错，但结果会莫名其妙地差，这种坑只能靠对比单模块数据来排查。

3. VCO 与 Mixer 的仿真逻辑：相位噪声和混频产物是怎么被算出来的

3.1 VCO 的相位噪声为什么必须用 PSS 加 Pnoise

VCO 是整条链路里最「非线性」的模块，它自己就在大信号振荡，所以不能用 AC 小信号分析。相位噪声的仿真机制是：先用 PSS（周期稳态分析）找到振荡器的稳态周期解，再在这个周期解上叠加小的相位扰动，用 Pnoise 分析计算扰动如何演变成相位噪声。Cadence 里 PSS 的 beat 频率要设成振荡频率，谐波数设到 10 以上，否则稳态解本身就不准，后面的相位噪声全是空中楼阁。

相位噪声曲线通常看三个区域：近端随 1/f³ 下降（闪烁噪声上变频）、中段随 1/f² 下降（热噪声上变频）、远端平坦（噪声底）。仿真实例里会重点标注 1 MHz 和 10 MHz 偏移处的 dBc/Hz 值，因为这两个点直接对应通信标准里的邻道抑制要求。有个血泪经验：Pnoise 仿真里?noiseType要选pm（相位噪声）而不是am，选错了得到的是幅度噪声，数值看着差不多但物理意义完全不同，拿去做链路预算会翻车。

; VCO 相位噪声提取，注意 noiseType 必须是 pm pn_1m = pn("pnoise" ?result "pnoise" ?outputPort "VOUT" ?noiseType "pm" ?freq 1e6) pn_10m = pn("pnoise" ?result "pnoise" ?outputPort "VOUT" ?noiseType "pm" ?freq 1e7)

参数?freq是偏移频率，单位 Hz，必须落在 Pnoise 扫描范围内，否则插值外推的结果不可信。?outputPort要指向振荡输出节点，如果 VCO 是差分输出，还要确认取的是单端还是差分，差分相位噪声比单端低 3 dB，这个换算关系在链路预算里经常被漏掉。

3.2 Mixer 的转换增益和杂散靠什么仿真

Mixer 的核心仿真指标是转换增益、噪声系数、线性度和杂散抑制。它的机制比 LNA 复杂一层：信号在两个频率之间搬移，所以仿真必须同时处理射频端口和本振端口。转换增益用 HB 仿真，RF 端口加小信号，LO 端口加大信号，观测中频输出的基波分量。杂散则要看 RF、LO 的各阶组合频率落在中频带内的分量，这要求 HB 的谐波阶数同时覆盖 RF 和 LO 的高阶谐波。

常见的实现思路是：先跑 HB 得到频谱，再用spectrum函数提取特定频率点的功率，和有用中频分量做比值得到杂散抑制。参数设置上，fund要同时列出 RF 和 LO 的频率，谐波数按maxOrder设到 5 到 7 阶。这里有个设计取舍：阶数设高了仿真慢但杂散看得全，设低了漏掉高阶混频产物。我一般会先用低阶快速跑一遍看主要杂散位置，再针对关键频点提高阶数精算。

3.3 四模块联仿时激励和观测口径怎么统一

把 LNA、PA、VCO、Mixer 放进同一个 testbench，最大的挑战不是仿真本身，而是激励和观测口径的一致性。VCO 的输出要驱动 Mixer 的 LO 端口，这个连接在仿真里是时域波形还是频域端口，会直接影响收敛性。常见的做法是 VCO 单独跑 PSS 得到稳态波形，导出为pwl文件，再在链路仿真里作为 LO 激励源注入，这样避免了整条链路一起做 PSS 的收敛难题。

观测口径统一指的是：所有模块的 NF 都按同一源阻抗定义，所有增益都按同一端口参考面计算，所有线性度都按同一输入回退量测量。仿真实例里通常会在 testbench 顶层定义一组全局变量，比如Z0 = 50、Pin_ref = -30 dBm，各模块的仿真设置引用这些变量而不是各写各的。这样做的好处是改一个参数全链路同步更新，坏处是任何一个变量设错会污染所有结果，所以变量定义后要先跑一遍 DC 确认偏置正常再往下走。

4. 仿真避坑：那些让结果「看着对其实错」的常见问题

4.1 端口命名不一致导致指标返回空值

现象是仿真跑完没报错，但 NF 或增益表达式返回 nil，曲线一片空白。原因通常是 calculator 表达式里的?outputPort或?inputPort和原理图里 port 组件的实例名不匹配，Cadence 对大小写和空格敏感。解决办法是先在原理图里点开 port 属性确认精确名称，或者用results()函数列出所有可用结果名再对照。这个坑几乎每个新手都会踩一次，排查时优先怀疑命名。

4.2 PSS 不收敛却强行出结果

现象是 PSS 仿真显示完成，但波形明显不是周期稳态，相位噪声曲线出现异常尖峰。原因是 beat 频率设错或谐波数不足，求解器在「假装收敛」。解决办法是看 PSS 的收敛报告，确认 residual 是否低于阈值，必要时提高maxHarms或调整tstab让电路先稳定。强行用不收敛的结果做后续 Pnoise，得到的相位噪声没有任何参考价值。

4.3 负载牵引扫描点太稀错过最佳阻抗

现象是最佳负载阻抗落在两个扫描点之间，等功率圆画出来是畸形的。原因是 Smith 圆图扫描的网格密度不够，尤其在低 Q 区域阻抗变化剧烈。解决办法是在初步扫描定位大致区域后，在候选点附近做局部加密扫描，步长从 10 欧降到 2 欧。负载牵引本质是二维搜索，粗扫加细扫是标准套路，一步到位设很密会让仿真时间爆炸。

4.4 HB 谐波阶数不足导致压缩点偏乐观

现象是 P1dB 仿真值比实测高 2 到 3 dB。原因是 HB 只设了 3 阶谐波，削顶产生的高阶分量被截断，输出功率被高估。解决办法是把maxOrder提到 5 阶以上，并对比 5 阶和 7 阶的结果，如果两者差异小于 0.2 dB 才认为收敛。这个坑隐蔽性强，因为曲线形状看起来完全正常，只有和实测对比才暴露。

4.5 级联仿真忽略匹配网络寄生

现象是链路增益仿真值比单模块相加高出一截，噪声系数偏低。原因是仿真里用了理想匹配，没有包含匹配网络的插损和寄生。解决办法是把匹配网络替换成 EM 提取的 S 参数模型重跑，对比两次结果差异，差异就是寄生的贡献。射频链路里匹配网络插损 0.5 dB 就能让整条链路的 NF 恶化接近 0.5 dB，这个量级在灵敏度预算里不能忽略。

5. 从单模块到链路：仿真精度和工程效率的取舍

仿真做到最后，绕不开一个根本矛盾：精度和效率。单模块仿真可以设很高的谐波阶数、很密的扫描网格、很细的 EM 网格，但四模块联仿时这些设置叠加起来，一次跑完可能要几个小时甚至过夜。设计取舍就体现在这里：哪些仿真必须高精度，哪些可以先用低精度快速迭代。

我的判断标准是看指标对结果的敏感度。LNA 的 NF 和 PA 的 P1dB 是链路预算的硬约束，这两个必须高精度跑，谐波阶数和扫描密度不能省。VCO 的远端相位噪声对链路影响相对小，可以先低精度跑趋势，定稿前再精算。Mixer 的杂散抑制在拓扑确定后变化不大，可以只在关键频点做高精度验证。这种分层策略的本质是把仿真资源花在敏感度高的地方，而不是平均用力。

验证方法上，我习惯做「单模块加和 vs 链路联仿」的交叉对比。把四个模块单独仿真的增益、NF 按 Friis 公式手算一遍，再和链路联仿结果对比，差异超过 1 dB 就要查原因。差异来源通常是匹配网络寄生、端口参考面不一致或者级间失配，这三类问题在单模块仿真里永远看不到。这个交叉验证动作花不了多少时间，但能抓住大部分「看着对其实错」的问题。

进阶方向是把仿真和实测做闭环。仿真实例里的 testbench 结构要留出实测数据的注入接口，比如把实测的 S 参数文件替换仿真模型重跑，看链路指标如何变化。这样仿真不只是设计工具，还是排查实测异常的手段。我一般会在仿真阶段就把关键节点的波形和频谱导出存档，实测出问题时直接对比，省去重新搭 testbench 的时间。

从那以后我每次开新项目，都强制自己先跑一遍单模块加和与链路联仿的交叉对比，再往下做优化。这个习惯帮我拦下过好几次端口命名错误和匹配网络漏建模的问题，也让我对每条曲线的来历心里有底。希望帮到你。

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