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简介：本资源是华中科技大学计算机科学与技术专业《计算机组成原理》课程核心实验——CPU设计实验的完整版实验报告，面向高校计算机类本科生及数字电路实践学习者，解决MIPS架构CPU从理论到实现的关键能力断层问题。报告详述单周期与多周期32位CPU的设计全过程，涵盖数据通路构建、硬布线/微程序双控制器实现、sort.hex冒泡排序测试验证、溢出异常处理及系统级调试方法，内容深度匹配课程考核与Logisim实操需求。资源为1个2.8MB的DOCX文档，结构清晰：含设计要求、方案图解（7张数据通路示意图）、分步实验步骤、典型故障排查记录、测试结果分析及总结心得，便于对照复现与理解底层执行逻辑。目前已有12149人学习下载，是少有的覆盖指令集定义、控制信号表、寄存器写使能等细节的高质量教学实践材料。

1. 这份 CPU 设计实验报告，不是交差材料，而是你毕设/课设里最硬核的“可复用底座”

如果你正卡在《计算机组成原理》课程设计、毕业设计或某门硬件类课设的「CPU 实现」环节——比如要交一份能跑通冒泡排序的单周期/多周期 MIPS CPU，但 Logisim 里连 ALU 的 equal 信号都接不对；或者控制器输出一堆红波形，debug 到凌晨三点却连第一条 lw 指令都取不回来……那这份来自华中科技大学真实教学场景的完整实验报告，就是你此刻最该拆开细读的“工程快照”。

它不是教科书式的理论推演，而是一份带血丝的落地记录：从单周期 CPU 数据通路怎么画 MUX 选线、硬布线控制器里RegDst和MemToReg信号如何按指令类型做逻辑或，到多周期 CPU 中微程序地址转移逻辑怎么用 Excel 表格自动生成布尔表达式、状态机次态真值表怎么填才不漏边角状态——全部落在 Logisim 可运行的电路层级。更关键的是，它覆盖了两类控制器（硬布线 + 微程序）+ 两种时序模型（单周期 + 多周期）+ 同一套测试程序（sort.hex）的闭环验证，这意味着你拿过去改个寄存器位宽、换条测试指令，就能直接嵌入自己的毕设框架。学生用它过答辩，从业者用它搭教学 demo，核心就一条：所有设计决策背后都有可复现的信号流、可截图的电路图、可粘贴的控制信号真值表。这不是模板，是已压测过的方案骨架。

2. 总体架构设计：单周期与多周期 CPU 的四层职责划分与信号边界

单周期和多周期 CPU 看似只是“一个周期 vs 多个周期”的区别，但实际是两种完全不同的系统哲学：前者追求吞吐极致，把所有操作塞进一个时钟沿完成，代价是路径最长、频率最低；后者用时间换面积，通过状态机分时复用 ALU、存储器等资源，换来更紧凑的电路和更清晰的时序边界。本实验严格按此逻辑展开，所有模块设计均围绕“信号职责不可越界、数据流向必须显式”展开。

2.1 单周期 CPU：数据通路的“全量并行”与控制器的“指令驱动”

单周期 CPU 的核心约束是：所有指令必须在一个时钟周期内完成取指→译码→执行→写回全流程。这意味着数据通路必须同时容纳所有可能路径，控制器必须在指令进入瞬间就决定全部控制信号。其结构天然分为四层：

• 顶层调度层：PC 寄存器 + 分离器（取 PC[2..11] 作为 IMEM 地址），负责指令地址生成；
• 中间通路层：由 RegFile、ALU、DMEM、SignExt、MUXs 构成的“高速公路网”，所有部件始终使能，仅靠 MUX 选择数据源；
• 底层控制层：硬布线控制器，输入为Op[5..0]和Func[5..0]，输出为RegWrite、MemRead、AluOP等 13 个信号；
• 异常处理层：独立溢出检测电路（ALU carry-out 异或最高位进位），不参与主通路，仅触发Halt或丢弃结果。

提示：Logisim 中务必关闭所有组件的“Enable”引脚（如 RegFile 的Write Enable由RegWrite控制，而非默认使能），否则会出现“未预期写入”导致寄存器值错乱——这是初学者翻车第一高发区。

关键实现落点在于 MUX 的级联设计。以 ALU 第二输入端AluSrcB为例，其需支持四种来源：RegFile[rt]（R 型）、SignExt(imm)（I 型）、PC+4（取指）、0（syscall）。因此需用 4 路 MUX，选择端由两比特信号AluSrcB[1..0]驱动。而AluSrcB[1..0]的生成逻辑如下：

// Logisim 电路逻辑（非代码，但可直接布线） // 输入：R_TYPE, ADDI, LW, SW, BEQ, BNE, SysCall（7 个译码信号） // 输出：AluSrcB[1..0]（2-bit 选择码） AluSrcB[1] = R_TYPE OR LW OR SW; // R型/lw/sw 用寄存器值或立即数 AluSrcB[0] = (LW OR SW) OR (BEQ OR BNE); // lw/sw 用立即数，beq/bne 用 PC+4

该逻辑确保：当LW有效时，AluSrcB = 01→ 选择SignExt(imm)；当BEQ有效时，AluSrcB = 11→ 选择PC+4；当R_TYPE有效时，AluSrcB = 00→ 选择RegFile[rt]。所有 MUX 选择逻辑必须严格对应表 1.2 的“产生条件”，不能凭感觉合并信号。

2.2 多周期 CPU：状态机驱动的“分时复用”与微操作的“原子性”

多周期 CPU 的本质是将单周期的“全量并行”拆解为“状态驱动的微操作序列”。其架构强制引入三层新抽象：

• 状态寄存器层：4-bitState寄存器（FSM 现态），时钟上升沿更新为次态；
• 微操作层：每个状态对应一条微指令（如IR ← Mem[PC]），所有控制信号在此状态内并发生效；
• 资源仲裁层：ALU、DMEM、RegFile 等共享资源通过State编码的控制信号分时访问，避免冲突。

以lw $t0, 4($s0)为例，其执行被切分为三个状态：

• LW1（状态 2）：IR ← Mem[PC],A ← RegFile[rs],B ← RegFile[rt],C ← PC+4→ 此时MemRead=1,RegWrite=0,AluSrcA=0,AluSrcB=1
• LW2（状态 3）：C ← A + SignExt(imm)→AluOP=0x5（加法），MemWrite=0,MemRead=0
• LW3（状态 4）：DR ← Mem[C],RegFile[rt] ← DR→MemRead=1,RegWrite=1,MemToReg=1

注意：MemRead在 LW1 和 LW3 均为 1，但作用不同——LW1 是取指令，LW3 是取数据。Logisim 中必须用State信号区分二者，不能简单用LW信号全局拉高。

2.3 控制器双轨制：硬布线与微程序的信号生成范式差异

本实验要求实现两种控制器，其根本差异在于控制信号的生成时机与抽象层级：

硬布线控制器的致命陷阱在于“状态依赖隐含化”。例如PcWrite信号：在取指状态（State=0）必须为 1（更新 PC），但在beq成立时（State=9）也需为 1（跳转），而在syscall（State=13）必须为 0（停机）。若仅用State=0 OR State=9生成，会遗漏State=13的禁用逻辑。正确做法是显式写出：

// PcWrite = 1 当且仅当：取指（State=0） OR beq成立跳转（State=9） OR bne成立跳转（State=10） // 且必须排除 syscall（State=13）和所有写回状态（State=4,7,8,12） PcWrite = (State==0) OR (State==9) OR (State==10); // 但需额外与 ~SysCall 信号相与（SysCall 信号由 Op==0x0c && Func==0x0c 生成） PcWrite_final = PcWrite AND NOT(SysCall);

微程序控制器则把复杂性转移到“地址转移逻辑”。SysCall指令需跳转到微地址 13，但若State当前为 13，又需保持在此状态循环（停机）。因此地址转移逻辑必须是“当前指令译码信号 + 当前 State”的函数，而非单纯指令译码。表 1.15 中SYSCALL入口地址为 13，但微码表中State=13的下址字段也设为 13，形成自循环。

2.4 存储器统一化：IMEM/DMEM 合一后的地址路由与时序对齐

多周期 CPU 最反直觉的设计是取消指令存储器（IMEM）与数据存储器（DMEM）的物理分离，共用同一块 RAM。这带来两个硬性约束：

1. 地址路由冲突：PC 提供取指地址，ALU 提供访存地址，二者不能同时驱动 RAM 地址端；
2. 读写时序竞争：同一周期内既需读指令（IR ← Mem[PC]），又需写数据（Mem[addr] ← data），RAM 无法双端口。

解决方案是引入地址锁存器（IR）和数据锁存器（DR），并用State信号严格划分时序：

• 取指阶段（State=0）：Addr ← PC,MemRead=1,IR ← Mem[PC]→ RAM 读指令
• 执行阶段（State=2~3）：Addr ← ALU_out,MemRead=0,MemWrite=0→ RAM 空闲
• 访存阶段（State=3~4 for lw/sw）：Addr ← ALU_out,MemRead=1（lw）或MemWrite=1（sw）→ RAM 读/写数据

Logisim 实现时，RAM 的Address输入必须经由 2 路 MUX 选择：Sel=0时接PC，Sel=1时接ALU_out；Sel信号由State==0驱动。绝对禁止将PC和ALU_out直接连到 RAM 地址端——Logisim 会报“multiple drivers”错误。

2.5 异常与停机机制：从信号拉低到状态冻结的工程实现

syscall指令的停机不是简单拉低PcWrite，而是构建一个不可退出的状态闭环：

• 单周期 CPU：Halt信号直接连接 PC 的Enable端，Halt=1时 PC 停止更新；
• 多周期 CPU：SysCall指令译码后，状态机强制跳转至State=13，且State=13的次态逻辑恒为 13（即NextState = 13），同时PcWrite=0,RegWrite=0,MemWrite=0全部关闭。

关键细节：State=13的微码中PcWrite=0必须显式写出（见表 1.14），不能依赖默认值。Logisim 中若某状态的控制信号未连线，会显示红色波形（undefined），导致后续状态紊乱。停机不是“不干活”，而是“精准冻结所有写操作”。

3. 核心模块实现：从 ALU 控制到微程序 ROM 的 Logisim 布线实录

本节聚焦可直接粘贴到 Logisim 的关键模块实现，每段均含电路逻辑、参数说明及避坑点。所有描述基于 Logisim Evolution 3.12+ 版本，组件名与官方库一致。

3.1 ALU 控制逻辑：两层选择器嵌套实现 Func 字段动态解析

ALU 需支持加法（0x5）和有符号比较（0xb）两种操作，但slt指令的识别依赖Func=0x2a，而add的Func=0x20。若直接用Func值驱动 ALU_OP，需 6-bit 解码器，过于冗余。本方案采用“指令类型粗筛 + Func 精判”两级策略：

// 第一级：判断是否为 R 型指令（Op==0） R_TYPE = (Op == 0x00); // 第二级：在 R_TYPE 为真时，比对 Func 字段 SLT_Signal = R_TYPE AND (Func == 0x2a); // SLT 指令标志 ADD_Signal = R_TYPE AND (Func == 0x20); // ADD 指令标志 // 第三级：ALU_OP 选择器（2-bit 输入，4 路 MUX） // 输入0: 0x5 (add) // 输入1: 0xb (slt) // 输入2: 0x5 (default) // 输入3: 0x5 (default) ALU_OP_Mux = MUX_4to1( input0 = 0x5, input1 = 0xb, input2 = 0x5, input3 = 0x5, select = {SLT_Signal, 0} // SLT_Signal 为 1 时选 input1，否则选 input0 );

参数说明：Logisim 中MUX_4to1的select端为 2-bit，需将SLT_Signal接select[0]，select[1]接地（固定为 0）。若误将SLT_Signal接select[1]，会导致input2被选中，ALU 永远执行加法。

该设计将Func字段的解码压缩为单个比较器，大幅减少门电路数量。注意：ALU 内部equal信号（用于 beq/bne）必须从 ALU 的A==B输出引出，不能用外部比较器——因 ALU 的equal已针对 32-bit 有符号数优化，外部比较器易忽略符号位扩展问题。

3.2 硬布线控制器：13 信号真值表到组合逻辑的自动转换

表 1.2 的控制信号功能说明是设计起点，但手工画逻辑门极易出错。推荐流程：

1. 将表 1.2 整理为 Excel 真值表（行=指令，列=控制信号，值=0/1/X）；
2. 对每个控制信号，用 Logisim 的 “Combinational Analysis” 工具自动生成最小化布尔表达式；
3. 将表达式粘贴至 Logisim 的 “Circuit > Combinational Analysis” 窗口，一键生成电路。

以RegWrite信号为例，其真值表为：

Logisim 自动导出表达式为：RegWrite = R_TYPE OR ADDI OR LW。切勿手动写成RegWrite = R_TYPE + ADDI + LW + SW——SW 指令不需要写寄存器，这是典型翻车点。

3.3 微程序控制器：从 Excel 微码表到 Logisim ROM 的三步加载

微程序 ROM 的加载是多周期 CPU 最易失败环节。必须严格遵循：

1. 微码格式校验：每行 16 进制值必须为 20-bit（对应表 1.14 的 20 个控制信号），不足位补 0。例如State=0的微码00000000010000100000（20-bit）→0x000420（16 进制）；
2. 地址对齐：ROM 地址线宽 = ceil(log2(微指令总数)) = ceil(log2(14)) = 4-bit，故 ROM 大小设为 16×20；
3. 加载方式：在 Logisim 中右键 ROM 组件 → “Load Image...” → 选择.txt文件（每行一个 16 进制数，无空格）。

常见错误：Excel 导出的.txt文件含制表符或换行符，导致 Logisim 加载时跳过某些行。解决方法：用 Notepad++ 打开 txt 文件，编码转为 ANSI，模式转为 Unix（LF），保存后重试。

3.4 地址转移逻辑：用 Logisim 自动生成电路规避布尔代数灾难

R_Type、ADDI等 7 个译码信号到微程序入口地址（0~13）的映射，本质是 7-input → 4-output 的组合逻辑。手工推导易漏项（如R_TYPE和ADDI同时有效时的优先级）。Logisim 提供“Analyze Circuit”工具自动完成：

1. 创建新电路，放置 7 个输入引脚（命名同译码信号）；
2. 放置 4 个输出引脚（S3 S2 S1 S0）；
3. 在 “Combinational Analysis” 窗口，点击 “Build Truth Table”，按表 1.15 填写 128 行（2^7）真值表；
4. 点击 “Minimize” → “Build Circuit”，Logisim 自动生成门电路。

关键技巧：表 1.15 中R_Type入口地址为 1，但R_Type与ADDI同时有效时，应以ADDI为准（因ADDI优先级更高）。故真值表中R_Type=1, ADDI=1行的输出必须填ADDI的地址（11），而非R_Type的地址（1）。

3.5 测试程序 sort.hex 的加载与内存初始化

sort.hex是验证 CPU 功能的黄金标准，但加载方式直接影响成败：

• 文件格式：纯文本，每行一个 32-bit 十六进制数（如0x00400008），无地址前缀；
• 加载位置：起始地址为0x00000000（PC 初始值），故 RAM 初始化地址范围为0x00000000~0x000000FF（假设 256 条指令）；
• Logisim 操作：RAM 组件右键 → “Load Image...” → 选择sort.hex，勾选 “Hexadecimal” 和 “Little Endian”（MIPS 为大端，但 Logisim RAM 默认小端，需在 RAM 属性中将 “Endianness” 改为 “Big Endian”）。

注意：若sort.hex加载后 RAM 显示全 0，检查是否勾选了 “Binary” 而非 “Hexadecimal”；若程序跑飞，检查 RAM 的 “Data Bits” 是否设为 32（非 8 或 16）。

4. 避坑指南：Logisim CPU 设计中 5 个最高频翻车点与血泪修复方案

这些坑我带过三届学生，几乎人人踩过。它们不写在教材里，但会直接让你的 CPU 在beq指令处死锁、lw读出全 F、或sort.hex输出乱码。以下按现象→原因→解决三步拆解，每条都附 Logisim 可验证的定位方法。

4.1 现象：PC 值在beq成立后不跳转，仍顺序执行下一条

原因：Branch信号未正确驱动 PC 的 MUX 使能端，或equal信号极性接反。
排查：

• 在beq指令周期，用 Logisim 的 “Probe” 工具点击 ALU 的equal输出，确认其为 1（A==B 时）；
• 检查Branch信号生成逻辑：Branch = BEQ AND equal OR BNE AND NOT(equal)，若写成Branch = BEQ OR BNE则永远跳转；
• 查看 PC 的 MUX：select=0应接PC+4，select=1应接PC+4+imm<<2，若接反则跳转地址错误。
  解决：重连Branch至 PC MUX 的enable端（非select端），并用 Probe 验证Branch波形在beq成立时为 1。

4.2 现象：lw $t0, 4($s0)执行后$t0为0xFFFFFFFF（全 F）

原因：DMEM 的MemRead信号在lw的访存阶段未拉高，或 RAM 的Data Bits设置为 8-bit（只读 1 字节）。
排查：

• 在lw的LW2状态（State=3），ProbeMemRead信号，应为 1；
• 右键 DMEM → “Properties”，确认 “Data Bits” = 32，“Address Bits” = 10（对应 1KB RAM）；
• 检查MemToReg信号：LW3状态（State=4）时必须为 1，否则DR数据无法写入寄存器。
  解决：在LW2状态的微码中将MemRead=1，并确保LW3的微码中MemToReg=1。

4.3 现象：sort.hex运行后寄存器$v0值为0x00000000，而非预期的排序结果

原因：syscall指令未正确触发停机，CPU 在sort.hex结束后继续执行 RAM 后续垃圾数据。
排查：

• ProbeSysCall信号，在sort.hex最后一条指令（syscall）时应为 1；
• ProbeState寄存器，在SysCall后应稳定在 13，且不再变化；
• 检查State=13的次态逻辑：若NextState未设为 13，则状态机逃逸。
  解决：在硬布线控制器中，NextState逻辑必须包含IF (SysCall) THEN NextState=13；在微程序中，State=13的微码下址字段必须为 13。

4.4 现象：多周期 CPU 中add指令执行后$rd值错误，如add $t0,$s0,$s1结果为$s0值

原因：RegDst信号未生效，导致RegFile的写入地址选择错误（应选IR[15..11]但选了IR[20..16]）。
排查：

• add指令的IR[15..11]是目标寄存器号（rd），IR[20..16]是源寄存器号（rs）；
• ProbeRegDst信号，在R_TYPE指令执行阶段（State=7/8）应为 1；
• ProbeRegFile的Write Address输入，在add时应等于IR[15..11]。
  解决：RegDst信号必须驱动RegFile的Write AddressMUX 选择端，select=0接IR[20..16]（rt），select=1接IR[15..11]（rd）。

4.5 现象：单周期 CPU 中addi $t0,$s0,1执行后$t0为$s0值，未加立即数

原因：SignExt组件未启用有符号扩展，或AluSrcB选择逻辑错误，导致 ALU 第二输入为RegFile[rt]而非SignExt(imm)。
排查：

• ProbeAluSrcB信号，在ADDI时应为01（4 路 MUX 的第二输入）；
• ProbeSignExt输出，确认其为 32-bit 且高位填充与 bit15 相同；
• 检查ADDI的AluOP：必须为0x5（加法），若为0xb则 ALU 执行比较。
  解决：在ADDI的控制信号逻辑中，AluSrcB必须为01，AluOP必须为0x5，且SignExt的输入宽度设为 16-bit，输出宽度 32-bit。

5. 测试验证与答辩准备：用三张表跑通 sort.hex 并征服答辩现场

验收 CPU 不是“能亮灯就行”，而是用可量化的证据证明：每条指令的微操作、每个控制信号的时序、整个 sort.hex 程序的执行流，全部符合 MIPS 32 规范。以下是我在某高校指导学生答辩时，要求他们必须准备的三张核心验证表——不是摆设，是答辩时投影到屏幕上的“铁证”。

5.1 指令级微操作追踪表：锁定单条指令的信号生命周期

这张表用于验证任意一条指令（如lw $t0, 4($s0)）在 CPU 中的完整执行过程。必须手写 Logisim 的 Probe 截图，标注每个时钟周期的State、关键信号值、寄存器/内存变化。

提示：答辩时随机抽一条指令（如bne），要求学生当场展示此表。若能说出State=10时PcWrite=1且PcSrc=1（跳转），证明真正理解状态机。

5.2 控制信号真值表：用 13 个信号定义 CPU 的“DNA”

这张表是硬布线控制器的宪法。必须从表 1.2 出发，补全所有 8 条指令的 13 个信号值，并用 Logisim 的 “Combinational Analysis” 验证表达式一致性。

关键：X表示“无关项”，但 Logisim 综合时必须明确填 0 或 1。例如sw的RegDst为 X，但电路中必须接 0（避免悬空）。

5.3 sort.hex 全流程验证表：用 5 个关键寄存器证明程序正确性

sort.hex是冒泡排序，输入数组存于内存0x10010000开始，长度存于$a0，结果存于$v0。答辩时，必须提供程序运行前后这 5 个寄存器的值对比：

| 寄存器 | 运行前值 | 运行后值 | 说明 | |--------|----------

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