企业官网建设流程全解析

做嵌入式这些年，我最怕的从来不是协议写不出来，而是逻辑看着全对，板子一上电就是通信异常。尤其是在工业现场，电机一启动、变频器一开，SPI 线上就全是毛刺，数据根本没法看。后来痛定思痛查资料、翻手册，才发现问题十有八九出在隔离上——控制器一侧的数字地和现场一侧的设备地，根本就不是同一个电位。这篇内容我把一个很典型的方案拆开讲：用 MAX14431BAEE+ 这颗自带隔离电源的 SPI 隔离器，配合 Microchip 的 dsPIC30F4013 数字信号控制器，把工业环境下最容易踩坑的 SPI 通信链路彻底隔离开。适合正在做电机控制、电源转换、PLC 扩展板或者任何主控板和高压侧设备之间需要传 SPI 的工程师参考，先搞懂为什么隔离，再动手画板写驱动。

1. 为什么隔离不是可选项：工业现场的地电位真相

1.1 地环路与共模电压是怎么毁掉 SPI 的

先说一个很多人刚入行时都会忽视的问题：两个设备之间明明只差一根地线，可这一根线上的电压差就能让通信彻底瘫痪。工业现场经常出现这种情况——控制板由开关电源供电，传感器或者执行器挂在 24V 直流母线上，两个系统的“地”并不是严格等电位的。

开关电源的副边输出本身就有高频纹波，电机绕组、继电器线圈在动作瞬间还会在母线上砸出几百伏的浪涌。如果 SPI 信号线直接跨越两个地电位不同的电路板，那么信号线上的电流会通过回路找到最低阻抗路径流动，形成地环路。地环路上稍微几伏的共模电压，叠加在 SPI 时钟和数据线上，接收端的输入级很容易被拉到逻辑阈值附近，数据就随机翻转。更严重的是，一些 5V 逻辑输入芯片在共模电压超过绝对最大额定值后，会闩锁甚至烧毁。

所以工业 SPI 通信的第一条准则不是怎么把速率跑高，而是怎么把两侧的地彻底切开。注意，这里是“切开直流地环路”，不是把信号参考地丢了，而是让两侧各自参考各自的本地地，只通过隔离器件传递逻辑信息。

1.2 共模瞬变抗扰度：数据手册里最容易忽略的参数

隔离器件选型时，除了看隔离电压，还要重点看共模瞬变抗扰度。这个参数的单位是 kV/µs，表示隔离器件两侧之间出现急剧变化的共模电压时，输出还能保持稳定逻辑的能力。工业现场最典型的共模瞬变来源是功率管的开关动作：IGBT 或者 MOSFET 在几纳秒内切换几十伏甚至几百伏的母线电压，通过寄生电容耦合到信号线上，形成陡峭的共模冲击。

如果隔离器件的 CMTI 不够，这种共模突变会被当成真正的信号跳变串到接收端，通信就可能出现偶发误码。这种情况非常阴险——平时跑测试没问题，一到现场带负载就丢帧，因为实验室里没有几百伏/纳秒级的共模干扰源。MAX14431 系列这类基于电容隔离技术的器件，CMTI 指标通常做到 50 kV/µs 以上，拿来对付工业现场的功率管开关噪声是够用的。这也是我后来选型时特别看重的一个参数。

1.3 三种常见隔离方案的成本与性能博弈

早期做 SPI 隔离，最常见的是光耦方案。一个 6N137 加几个电阻就能传一路信号，成本低，原理也容易懂。但光耦的速度上不去，一般也就几 Mbps，而且发光管老化、电流传输比随温度漂移，批量生产一致性不好。对于 SPI 这种动辄 10 MHz 以上的总线，光耦基本不适合。

第二种方案是数字隔离器加独立 DC-DC 模块。比如用 Si86xx、ISO77xx 这类容隔芯片传信号，再用一个 B0505S 或者类似的小功率隔离电源给从设备一侧供电。这个方案灵活，信号速率能到几十 Mbps，电源功率也大，但缺点是器件多，PCB 面积大，DC-DC 模块的开关噪声还会反过来干扰高阻态的 SPI 信号线。

第三种方案就是本文要讲的，用 MAX14431BAEE+ 这种自带隔离电源的隔离器。它把隔离电源和信号隔离集成在一起，一颗芯片解决了供电和通信两个问题。对很多从设备侧功耗不大的场景，比如读编码器、读 ADC、控制一个小型 DAC，这种方案在面积、可靠性和设计复杂度上有明显优势。

2. MAX14431BAEE+ 到底是什么：一颗芯片干了三个活的集成方案

2.1 信号流方向与管脚功能拆解

MAX14431BAEE+ 这个型号，从命名上能看出不少信息。MAX14431 是系列名，BA 代表封装和等级，EE+ 通常对应宽体 SOIC-16 封装。这颗器件的核心功能是提供三正一反四路隔离信号通道，正好覆盖 SPI 的典型工作状态。

三路正向通道负责把主控制器的 SCLK、MOSI（SDI）、片选信号传到隔离从设备那一侧，一路反向通道把从设备返回的 MISO（SDO）传回主控制器。这种通道方向分配几乎就是为 SPI 量身定制的，你不需要额外去适配一个四通道通用隔离器，还要自己花心思安排哪几路正向哪几路反向。

管脚上需要重点关注三类：一是原边逻辑电源 VIO 和副边输出电源 VISO，二是原边信号输入输出，三是副边信号输入输出。原边信号引脚接 dsPIC30F4013 的 SPI 模块引脚，副边信号引脚接被隔离的从设备。因为内部已经有隔离电源，副边不需要再单独接一个隔离 DC-DC，这是它和“数字隔离器 + 独立电源”方案最大的区别。

2.2 内置 DC-DC 隔离电源的工作原理

MAX14431 内部集成了一套完整的 DC-DC 转换链路。原边输入电压从 VIO/主电源取电，通过内部振荡器和驱动电路，把能量耦合到副边，再经整流和稳压，在 VISO 引脚上输出一路可供从设备使用的隔离电源。

这里有个重要的设计边界：内置 DC-DC 的输出能力是有限的，不可能像外置模块那样提供几瓦功率。MAX14431BAEE+ 的副边输出电流能力通常就是几十毫安级别，适合直接给传感器、ADC、数字隔离侧的逻辑电路供电，但不适合驱动继电器、大功率 LED 这类负载。所以设计时要算清楚副边总电流：从设备的 MCU 电流、上拉电阻电流、信号引脚灌电流，全加起来如果超过芯片输出能力，就得退回到外置 DC-DC 加数字隔离器的方案。

另一个要特别注意的点是 VISO 需要接足够的储能电容。隔离电源的输出动态响应比普通线性稳压器差，SPI 通信过程中从设备电流是脉动的，尤其是数据翻转的瞬间，电流需求会突然增加。如果 VISO 电容容量不足，电压会跌得很难看，直接导致从设备的逻辑电平跌破阈值。根据我在实际电路中的经验，这里用一个 4.7µF 到 10µF 的 X7R 陶瓷电容比较稳妥，并且要尽量靠近 VISO 引脚放置，跟电容 ESR 也有关系，容值太小会出现高频纹波偏大。

2.3 VIO 电平适配：别让逻辑电平成为新瓶颈

隔离器件两侧往往电平标准不一样。dsPIC30F4013 工作在 3.3V 或者 5V，而从设备可能是 3.3V，也可能是 1.8V 的传感器。MAX14431BAEE+ 的 VIO 引脚就是为了解决这个问题设计的，通过调整 VIO 电压，可以让原边输入输出逻辑电平与主控制器匹配，副边输出电平则跟随内部隔离电源的输出。

接法上要注意，VIO 引脚不是拿来给隔离电源供电的主输入，它是用来设定原边逻辑摆幅的。很多新手第一次画板子看到 VIO 就以为要接一个独立电源，实际上它是内部 LDO 分压的结果，你只需要用合适的去耦电容接地即可。原边主供电的正极接入芯片的主电源输入脚，逻辑电平参考才接 VIO，这个环节如果接反了，轻则通信不稳定，重则直接烧 IO 口。

3. dsPIC30F4013 作为 SPI 主端的固件配置实战

3.1 为什么选 dsPIC30F4013

dsPIC30F4013 是 Microchip 的一块 16 位数字信号控制器，主频最高能到 40 MIPS，片上有 DSP 引擎，非常适合做电机控制和电源转换这类需要实时计算的场合。这类应用中，SPI 往往不是主角，但从不缺席——DSP 需要通过 SPI 去跟 ADC 采样、编码器接口芯片、外部 DAC 或者 IO 扩展芯片通信。

我之前一个电机驱动的项目里，就用 dsPIC30F4013 做核心控制，三相电流反馈通过 SPI 读三片 ADS7864 类似的并行 ADC 有点占 IO，后来改成隔离 SPI 读外部采样板上的 ADC，整个模拟部分和数字控制部分通过 MAX14431 完全隔离，故障排查的时间一下子少了很多。所以选这块芯片写 SPI 驱动，不只是因为它资源够用，更因为它本身就是一个典型的工业控制主控，配隔离 SPI 的应用场景很自然。

3.2 SPI 模式与寄存器映射：CKP、CKE 的组合别背错

老手可能都有印象，Microchip 的 SPI 模式和教科书上那四个标准模式并不是一一对应的。教科书常直接说 SPI Mode 0 是 CPOL=0、CPHA=0，但 dsPIC30F 里没有 CPOL 和 CPHA 名字，而是 CKP 和 CKE，对应关系需要稍微转一下弯。

在 dsPIC30F4013 的 SPI 模块里，CKP 控制空闲时 SCK 的电平，CKE 控制数据输出与时钟边沿的相位关系。标准 SPI 模式对应关系大致如下：

实际项目里，绝大部分 SPI 从设备默认都是 Mode 0，也就是空闲低电平、上升沿采样。但为了稳妥，上板之前一定要翻从设备的数据手册确认时序图，别假设成 Mode 0，经常有工程师在这上面浪费时间。只要 CKP 和 CKE 配错一对，通信结果常常是收到全 0 或者全 1，根本没法定位。

3.3 初始化代码与波特率计算

dsPIC30F4013 的 SPI 模块有主从模式之分，我们用主模式，从设备的片选信号在多数设计里还是当作普通 GPIO 来操作，灵活度更高。下面是简化版的寄存器初始化代码，目标是跑 10 MHz 的 SPI 时钟。

void SPI1_Init(void) { SPI1STAT = 0; // 先关模块，配置中不允许模块使能 SPI1CONbits.MSTEN = 1; // 主模式 SPI1CONbits.MODE = 0b000; // SPI 模式，非帧同步模式 SPI1CONbits.CKP = 0; // 空闲电平低，对应标准 Mode 0 SPI1CONbits.CKE = 1; // 标准 Mode 0 对应 CKE=1 SPI1CONbits.SMP = 0; // 数据在 SCK 中间时刻采样，稳妥选择 SPI1CONbits.PPRE = 0b10; // 主预分频 /4 SPI1CONbits.SPRE = 0b000; // 副预分频 /1 SPI1CONbits.DISSCK = 0; // SCK 引脚使能 SPI1CONbits.DISSDO = 0; // SDO 引脚使能 SPI1STATbits.SPIROV = 0; // 清除溢出标志 SPI1STATbits.SPIEN = 1; // 使能 SPI 模块 }

Fcy 在这里是 40 MHz，PPRE 选了 4 分频，SPRE 选了 1 分频，最终 SPI 时钟就是 40 / 4 / 1 = 10 MHz。实际沟通速率还要考虑从设备的最高支持频率。比如很多隔离 ADC 最高只能跑到 5 MHz，那就要把 PPRE 改成 8 或者 SPRE 改成 2，别盲目追求高速。

发送和接收一个字节的循环也很简单，因为 SPI 主模式是全双工的，写一字节的同时就是在读一字节：

uint8_t SPI1_ExchangeByte(uint8_t data) { SPI1BUF = data; while ( SPI1STATbits.SPITBF == 1 ); // 等待发送缓冲清空 while ( SPI1STATbits.SPIRBF == 0 ); // 等待接收缓冲收到数据 return (uint8_t)SPI1BUF; }

SPITBF和SPIRBF这两个标志是查询式收发的基础。轮询虽然简单，但在高速率下会占掉 CPU 大量时间。如果 dsPIC30F4013 片上的 DMA 模块有空闲，可以把 SPI 的收发接到 DMA，这样大批量读 ADC 数据时 CPU 可以专心做控制算法。

3.4 片选信号控制的几个细节

片选信号是 SPI 通信里最容易出问题的一根线。在隔离链路中，片选从主控一侧经过隔离器传到从设备一侧，天然会引入几纳秒到几十纳秒的传播延迟。这个延迟对普通 SPI 设备不是大问题，因为片选建立时间一般都有裕量。但要特别小心的是连续传输时片选信号的去毛刺处理。

很多工程师在软件里用 GPIO 控制片选，拉低之后立即开始发数据，发完立即拉高。如果 dsPIC 的 SPI 模块有帧同步功能，确实可以硬件自动控制片选，但用 GPIO 手动控制时，两次传输之间片选的上升沿和下降沿都会经过隔离器产生延迟。从设备侧对片选的有效时间是有最小要求的，比如数据手册要求 CS 拉低到第一个 SCK 上升沿至少 100 ns，这个数字在数据手册里叫tCSS。如果程序里拉低片选后什么都不等就直接开传，隔离器的延迟加上 GPIO 翻转延迟可能把建立时间吃掉，导致从设备根本没准备好吃数据。

因此推荐的做法是在片选拉低之后，插入一个短暂延时，哪怕只是几个空指令，也给从设备留足建立时间。如果对时序要求苛刻，可以用示波器实测从设备侧的 CS 与 SCK 波形，再把延时调到合适值。某种程度上，片选时序和隔离器的传播延迟是配对出现的，硬件选型时就要考虑传播延迟差异。

4. 硬件连接与 PCB 布局：画板子时能救命的细节

4.1 典型连接电路与信号流向

我们用 dsPIC30F4013 做 SPI 主端，接 MAX14431BAEE+ 的原边，再从副边连到从设备。如果从设备位于高压侧，比如功率板上的栅极驱动 ADC，那主控板和功率板之间就只存在磁隔离和电容隔离的能量耦合，没有直接的电气连接。

连接关系大致如下：

• 主控 3.3V 经过去耦后接 MAX14431BAEE+ 的 VIO，并加 0.1µF 到 0.47µF 的陶瓷电容去耦。
• dsPIC30F4013 的 SCK、SDO、片选 GPIO 分别接到 MAX14431BAEE+ 的三路正向输入。
• MAX14431BAEE+ 的反向通道输出接到 dsPIC30F4013 的 SDI 引脚。
• 副边 VISO 引脚接储能电容和从设备的电源引脚。
• 副边 SCK、MOSI、片选输出接从设备对应引脚，从设备返回的 MISO 接 MAX14431BAEE+ 的反向输入。

特别提醒一下，dsPIC30F4013 的 SDI 引脚在初始化 SPI 之前处于高阻态，最好在 PCB 上加一个 10kΩ 上拉电阻到 VIO，避免初始化之前引脚悬空导致主控逻辑混乱。这个上拉同时也能在 SPI 空闲时保证 SDI 有确定的电平，对降低干扰有帮助。

4.2 去耦电容的选型和放置原则

MAX14431 内部 DC-DC 的工作频率通常到几 MHz 到十几 MHz，如果去耦电容放得离芯片太远，引线电感会跟电容形成谐振，隔离电源的纹波会明显变大。我的习惯是：

• VIO 对地：0.1µF 陶瓷电容，尽量靠近 VIO 引脚。
• 主电源输入对地：4.7µF 到 10µF 的陶瓷电容，作为低频储能。
• VISO 对地：4.7µF 到 10µF 的陶瓷电容，这里容量宁可大一点。
• 每路信号引脚旁边不一定要单独加电容，但信号线上可以串联一个 22Ω 到 33Ω 的电阻做阻尼，尤其当 SPI 线比较长的时候，这个电阻能明显减小振铃。

去耦电容放置的总原则就是“电容靠近引脚，地过孔靠近电容”。过孔离得太远，等效串联电感变大，高速电流根本没有低阻抗回流通路。工业板子上铜皮大面积铺地的时候，这个细节很容易被忽略，实际影响却很大。

4.3 SPI 高速走线的布局规则

PCB 布局阶段，SPI 信号线要做到几个基本要求。首先，SCK 和 MOSI 在副边侧尽量并行走，同时在它们旁边铺一块完整的地平面，提供信号回路。如果允许，副边侧的地和原边侧的地完全分开，只在芯片封装附近通过电容耦合，不要大面积合并。

其次，不要在 SPI 信号线上随意放置过孔。每一个过孔都会引入几纳亨的寄生电感，在高速信号上就是一次阻抗变化，反射会变成振铃。双面板实在避不开过孔时，就尽量让同一组信号线的过孔数量一致，保持等长，这样时序偏差不容易失控。

还有一点是关于 VISO 储能电容的：这个电容的返回路径不是原边地，而是副边地。有人画板时习惯性地把 VISO 电容的地直接铺到原边地，结果整个隔离电源的高频回路被破坏了，副边电源纹波大得离谱。正确做法是 VISO 电容地端接到副边本地地，隔离器封装底下可以单独划出一块副边地铜皮，再和原边地保持安全间距。

4.4 浪涌和 ESD 保护的考虑

工业设备总少不了浪涌和静电放电的考验。MAX14431BAEE+ 隔离器件本身能扛住隔离电压，但信号引脚如果直接暴露在外面，外部浪涌还是可能从线缆传导到器件引脚上，超过芯片引脚的最大额定电压就损坏了。

我的做法是在副边信号线上加一排 TVS 管，选择工作电压比从设备电源电压稍高的型号，比如 3.3V 系统选 3.6V 或者 5V 的 TVS。TVS 管放置位置尽量靠近连接器入口，把浪涌电流在进入电路板之前泄放掉。如果信号线要走接插件出线，建议每根信号线都加一个串联电阻，比如 10Ω 到 33Ω，限制浪涌电流的峰值。这样虽然会对信号边沿有轻微影响，但换来的可靠性提升相当值得。

5. 常见问题与排查实录：都是真实掉过的坑

5.1 上电后完全不通，先检查 VIO 和 VISO 的上电时序

第一次打样回来，最典型的故障就是上电后 SPI 怎么调都不通。有些人第一反应去翻代码，其实更应该先拿示波器量 MAX14431BAEE+ 的 VIO 和 VISO 输出。

MAX14431 这类集成隔离电源的器件，上电时序是有讲究的。原边 VIO 如果先于主电源建立，芯片内部可能处于不确定状态；VISO 输出建立需要时间，如果软件在 MCU 初始化完成后的极短时间内就去操作 SPI，而从设备的 VISO 还没到稳定电压，收发自然是失败。解决方法是软件里延时等待，比如初始化后延时 10ms 到 50ms，再开始第一次 SPI 通信。更好的做法是用 MAX14431 的电源正常输出去做从设备复位，等稳压完全建立后再释放复位，这样整个系统上电就是可靠的。

另外检查一下 VIO 电压是否达到标称值。有些板子为了省电，VIO 只接了一个电阻分压，结果带载后电压跌破逻辑阈值。直接用万用表量 VIO 到地的电压，如果不能稳定在标称值附近，那问题就在电源设计而不在 SPI 配置。

5.2 数据偶尔多一位或者少一位，片选和时钟的竞争问题

如果通信结果是“大多数时候正常，偶尔多一个字节”，那往往不是隔离器的问题，而是片选时序和 SPI 时钟之间存在竞争。因为片选信号和 SCK 信号经过隔离器时的传播延迟不可能完全一样，如果传播延迟差导致片选在 SCK 第一个边沿之后才稳定下来，从设备就可能把第一个时钟当成无效时钟，整个数据帧错位。

排查时，在示波器上同时看副边侧的 CS 和 SCK 波形，测量 CS 拉低到第一个 SCK 上升沿的时间，如果小于从设备手册里的最小建立时间，就要在软件里拉长 CS 的建立延时。反过来，如果 CS 拉高发生在最后一个 SCK 边沿之前，也要修软件，确保 CS 在最后一个 SCK 边沿之后再拉高。很多数据手册对 CS 保持时间也有明确要求，别只看建立时间。

5.3 收到数据全是 0xFF 或者 0x00，先确认模式再查硬件

SPI 通信全是 0xFF 通常有两种原因。一种是 MISO 信号没有被正确拉低——如果从设备压根没响应，MISO 一直保持高电平，读取到的数据自然是 0xFF。另一种是时钟极性和相位配置错了，数据位在错误的边沿被采样，所有位都读到无效值。

排查步骤上，先确认从设备供电正常，再从设备侧手动控制 MISO 电平，看主控侧能不能读到对应电平变化，排除数据链路的物理问题。如果物理链路正常，再回头对照数据手册检查 CKP 和 CKE 配置。有一个偷懒但有效的办法：把从设备的 SPI 模式写成 Mode 0 到 Mode 3 全部试一遍，看哪个模式能读出符合预期的数据，然后再回头研究手册里为什么是这个模式，通常比自己闷头猜快很多。

还有一个隐蔽原因——上拉电阻和下拉电阻打架。有些 SPI 设备片选内部有上拉或者下拉，如果外部又加了一个相反方向的大阻值电阻，空闲电平就可能不对。量一下从设备侧 CS、MISO 的空闲电平，高电平接近 VISO 还是低电平接近 GND，就一目了然了。

5.4 高压环境下的偶发误码：布局和 CMTI 才是真凶

前面讲的都是通信逻辑问题，工业现场还有一种更让人头大的现象：单独测试完全正常，装进机柜、电机一启动就随机误码，而且频率不高，抓波形很难复现。这种基本是共模干扰穿透了隔离器，或者因为地平面分割不当导致隔离两端形成环路。

排查手段最直接的就是排除法：用电池给从设备侧独立供电，不通过 MAX14431 的隔离电源，看误码是否消失。如果消失，说明隔离电源在高压开关噪声下输出受到了严重干扰；如果不消失，那就把 MAX14431BAEE+ 的输入侧也换成示波器观察，看 SCK 或 MOSI 上是否有高频振铃叠加。

解决方向上，第一是检查隔离器两端地平面是否彻底分开，副边地有没有和原边地在其他地方意外相连。第二是检查 VISO 电容地端是否正确地回到了副边地，而不是原边地。第三是需要在副边信号线上加磁珠或者共模电感，抑制高频电流沿着信号线传导。

5.5 用示波器还是逻辑分析仪：排查工具的选型心得

排查 SPI 隔离链路，我常用的工具是逻辑分析仪加示波器。逻辑分析仪适合抓多通道时序，看 CS、SCK、MOSI、MISO 之间的相对位置非常直观，很多台式示波器解析 1.8V 或者 3.3V 逻辑时需要探头调电平，而逻辑分析仪直接就能抓。

示波器则适合看信号质量和电源纹波。测量副边 VISO 纹波时，把示波器探头的地线夹尽量缩短，不要用那根长的鳄鱼夹地线，这样会引入地环路噪声，测出来的纹波数据是假的。如果要看隔离器输出信号的过冲和振铃，更好的是用差分探头或者高频有源探头，但普通单端探头在低速 SPI 下也够用。

排查现场如果手头没有逻辑分析仪，也可以让 dsPIC30F4013 把接收的数据原样通过 UART 发到电脑上，连续发几千个字节做误码统计。这样能在没有仪器的情况下快速判断问题是大面积故障还是偶发误码。

6. 写在最后：项目做完之后的几条经验

这个项目做到后期，我最大的感受是：隔离 SPI 方案真正难的从来不在于协议层，而在于对地回路、时序边际和电源分配这些“看不见”的维度。MAX14431BAEE+ 帮我把供电和信号整合成了一颗芯片，设计复杂度低了不少，副边侧只需要一枚 VISO 电容就能带起一片小功率从设备，这在以前至少是一个 B0505S 加一片双通道数字隔离器加一堆电阻电容的体积。

经验上，有三点我值得重复提醒一下。第一，硬件设计一定要先算功耗，副边电流超出内置 DC-DC 能力后，方案要果断改成外置隔离电源，不要在芯片极限边缘跑长期老化的项目。第二，时序归软件调，但物理链路的传播延迟决定了你修软件的上限，设计初期就要把 MAX14431 的传播延迟参数记到信号链预算里。第三，无论信号速率高不高，做工控产品，TVS 和串联电阻不要省，这玩意儿不是在实验室给你省成本的，而是在客户现场出问题的时候替你兜底。

另外一个只能靠积累才能学会的技巧是：排查隔离 SPI 问题时，先把示波器探头点在 VISO 上，看的是副边电源纹波；再把探头点在片选和 SCK 上，看的是时序关系；最后实在查不出来，再怀疑配置和代码逻辑。工业问题八成在硬件和地回路上，把这一层基础打扎实，剩下的协议问题几乎靠示波器扫一遍就能定位。这套思路用在任何一个带隔离的串行总线上都适用，不局限于 MAX14431 和 dsPIC30F4013 这个组合，下次做 RS-485 隔离、I2C 隔离，都能省下不少冤枉路。