企业官网建设流程全解析

简介：这份面向电子设计与EDA学习者的FPGA数字闹钟设计文档，适合课程设计、VHDL入门及硬件描述语言实践参考，围绕精确计时、时间校准与定时闹钟等需求展开。资源包共1个doc文件，约2.71MB，便于集中查阅完整设计说明与源代码开发过程。已有832人学习，说明其在同类课程设计资料中具有一定参考价值。内容从EDA技术与FPGA基础讲起，延伸到VHDL开发流程、系统需求分析、模块划分与实现验证，涵盖时间存储、计时、闹钟设置、比较器、显示及用户交互等关键单元，并结合Quartus仿真综合与GW48开发板下载测试，帮助读者理解从代码建模到硬件验证的完整链路，也可为类似数字系统设计提供模块组织与调试思路，尤其适合需要完成课程设计报告、理解VHDL层次化建模方法与查找FPGA下载验证流程的读者。

1. 一块开发板就能跑通全流程：这个 FPGA 闹钟项目真正能解决的问题

拿单片机做数字钟，一块最小系统板加现成库，半天就能点亮。换成 FPGA 和 VHDL 重做一遍，很多人第一步就停住了：50MHz 的晶振怎么切出准确的 1Hz，秒计数器进位的那一拍为什么会让分计数器多加一次，按键按一下为什么跳了三个数。这份基于 FPGA 的闹钟系统设计，就是把这些容易出问题的地方提前处理好的完整工程，用 VHDL 描述秒、分、时三级 BCD 计数，配套时间校准、闹钟设定与比较、时间/闹钟显示切换和蜂鸣器驱动，在 Quartus 里仿真综合后下载到 GW48 系列开发箱验证。正在做 EDA 课程设计的、想把硬件描述语言从语法练到完整系统的、需要现成 BCD 计数器和动态扫描模块直接改造的，都能从里面挑到可用的部分。

2. 系统模块划分：一只闹钟拆成七个能单独仿真的块

先看整体，再看端口，最后看文件。这三步走完，后面读任何一个模块的 VHDL 代码都不会迷路。

2.1 端口清单：六个按键、一组数码管和一个扬声器怎么分工

这个系统的输入输出非常朴素，没有总线、没有外部存储器，全部信号都落在板子的按键、数码管和蜂鸣器上。把端口先对齐，写代码时就不会出现"这个按键到底该连哪个模块"的犹豫。

实际工程里按键通常是低有效、带上拉，按下给 0，代码里要不要取反得看板子原理图，这一点后面排查章节还会提到。数码管的共阴共阳也一样，段码表写反了整个显示就是乱码，这是新手最容易卡住的地方。

2.2 顶层怎么连：用 component 例化把七个模块拼起来

顶层文件本身几乎不写逻辑，只做两件事：把分频出来的时钟和使能分发下去，把各模块的输出接到显示和蜂鸣器上。

library ieee; use ieee.std_logic_1164.all; entity clock_top is port( clk : in std_logic; -- 50MHz 系统时钟 clr : in std_logic; -- 全局复位 set_h : in std_logic; -- 小时调整键 set_m : in std_logic; -- 分钟调整键 set_clock: in std_logic; -- 时间设置使能键 set_dings: in std_logic; -- 闹钟设置使能键 disp_en : in std_logic; -- 时间/闹钟显示切换 seg : out std_logic_vector(7 downto 0); -- 段码 sel : out std_logic_vector(2 downto 0); -- 位选 spk : out std_logic -- 蜂鸣器 ); end entity; architecture rtl of clock_top is signal en1hz, en1khz : std_logic; -- 1Hz 计时使能、1kHz 扫描使能 signal cnt_sec, cnt_min : std_logic; -- 秒进位、分进位脉冲 signal s1,s2,m1,m2,h1,h2 : std_logic_vector(3 downto 0); begin -- 分频模块：产生 1Hz 计时节拍和 1kHz 显示扫描节拍 u_div : entity work.divider port map(clk => clk, clr => clr, en1hz => en1hz, en1khz => en1khz); -- 秒、分、时三级级联，进位脉冲串起来 u_sec : entity work.miao port map(clk => clk, clr => clr, en1hz => en1hz, s1 => s1, s2 => s2, cnt => cnt_sec); u_min : entity work.fen port map(clk => clk, clr => clr, en => cnt_sec, m1 => m1, m2 => m2, cnt => cnt_min); u_hour : entity work.shi port map(clk => clk, clr => clr, en => cnt_min, h1 => h1, h2 => h2); end architecture;

这段顶层的写法有两个约定值得注意。第一，所有子模块都用entity work.xxx直接例化，不用再写一遍 component 声明，省掉了一整块重复代码，但要求子模块的实体名和端口名严格一致，改端口时两边都得动。第二，时序链是"使能传递"而不是"时钟传递"：秒模块产生一个宽度为一个系统时钟周期的进位脉冲cnt_sec，分模块拿它当使能，而不是拿它当自己的时钟。这一点非常关键，多时钟域在 FPGA 里会引出跨时钟域采样和时序约束的麻烦，用一个全局时钟加一堆使能，综合出来的东西既稳又好查。

2.3 时钟源与分频：50MHz 到 1Hz 那一级放在哪

原设计是在开发箱上用按键或者信号源给节拍，实际落到板子上必须自己做分频。50MHz 数到 50 000 000 才翻转一次，计数器宽度 26 位，综合工具会把它实现成一条 26 位的进位链加一个比较器，资源占用可以接受。

architecture rtl of divider is signal c1 : std_logic_vector(25 downto 0); -- 50M 计数，约 0.02s 到顶 signal c2 : std_logic_vector(15 downto 0); -- 1kHz 扫描节拍 begin process(clk, clr) begin if clr = '1' then c1 <= (others => '0'); en1hz <= '0'; elsif rising_edge(clk) then en1hz <= '0'; -- 默认低，保证只高一个周期 if c1 = 49_999_999 then c1 <= (others => '0'); en1hz <= '1'; -- 每 1 秒打一拍 else c1 <= c1 + 1; end if; end if; end process; end architecture;

en1hz <= '0'放在时钟沿的开头，是为了让使能信号天然只有一拍宽。如果把清零写在 else 分支里，某些综合工具会推断出锁存结构，仿真能过、上板就出现宽度异常。分频系数按板载晶振实际频率改，从 50MHz 换成 25MHz 时，这个常数不改，整个钟的走时就会慢一倍——这是最常见的翻车点之一。

2.4 文件与目录：七个模块如何组织

工程按功能分文件，一个实体一个 .vhd，顶层单独一个，仿真用的 testbench 放另一个目录，别和综合源文件混在一起。

把这个表贴在显示器边上，改哪一块就打开哪个文件，比在几千行的单文件里翻要快得多。工程建立的时候，顶层实体名必须和工程名一致，否则 Quartus 编译时找不到顶层，报的错还很不直观。

3. 核心代码拆解：秒、分、时三级 BCD 计数器怎么写出可控行为

这一章是全部内容的重点。原稿里的秒模块和分模块是两种完全不同的写法，一种是单进程变量计数，一种是双进程信号计数，读懂这两种，VHDL 里 variable 和 signal 的区别基本就通了。

3.1 秒模块 MIAO：两个变量、一个进位脉冲

先照原样理解代码的打法：用两个 4 位变量M1、M2分别存个位和十位，个位到 9 清零并让十位加 1，十位到 6 清零并拉高进位。这个思路是对的，问题出在进位的宽度和赋值时机上。

process(clr, clk) variable m1, m2 : std_logic_vector(3 downto 0); begin if clr = '1' then m1 := "0000"; m2 := "0000"; cnt <= '0'; elsif rising_edge(clk) then if m1 < "1001" then m1 := m1 + 1; else m1 := "0000"; m2 := m2 + 1; end if; if m2 = "0110" then -- 十位到 6，说明 59 已经计满 m2 := "0000"; cnt <= '1'; else cnt <= '0'; end if; end if; s1 <= m1; s2 <= m2; end process;

逐段看：cnt是信号，赋值有延迟，它的高电平从这次时钟沿之后开始，持续到下一个时钟沿被重新赋值；如果这个 CLK 是 1Hz 的秒节拍，那cnt就会高整整一秒，下游的分模块如果拿它当使能，就会在一秒内连加 50M 次。修正办法是让秒模块跑在系统时钟上，用 1Hz 使能控制计数节奏，并且把进位信号默认拉低、只在 59→00 那一拍拉高。

process(clk, clr) begin if clr = '1' then r1 <= "0000"; r2 <= "0000"; cnt <= '0'; elsif rising_edge(clk) then cnt <= '0'; -- 每拍先清，宽度恒为一个时钟 if en1hz = '1' then if r1 < "1001" then r1 <= r1 + 1; else r1 <= "0000"; if r2 = "0101" then r2 <= "0000"; cnt <= '1'; -- 59 -> 00，进位打一拍 else r2 <= r2 + 1; end if; end if; end if; end if; end process;

这版改成信号而不是变量，是为了让综合结果和仿真结果对得上：变量在进程内是立即生效的，仿真波形上看不出延迟，但综合出来依然是触发器加组合逻辑，一旦进程里既读又写，直觉就容易出错。信号虽然多写了几行，但每一步的时序都能在波形窗口里看到，排查问题的时候这点代价很值。

3.2 分模块 FEN：LOAD 和 EN 同时出现时谁优先

原稿里的分模块用了两个进程，一个在EN有效时响应LOAD上升沿做手动装载，另一个在CLK上升沿正常计数。这种写法能跑，但敏感表里没有CLK却用了CLK'EVENT，属于典型的综合警告来源，换一个工具链就可能推断出和预期不同的电路。

process(clk, clr) begin if clr = '1' then q1 <= "0000"; q2 <= "0000"; elsif rising_edge(clk) then if load = '1' then -- 手动装载优先级最高 q1 <= set_m1; q2 <= set_m2; elsif en = '1' then -- 秒进位到来时正常加一 if q1 < "1001" then q1 <= q1 + 1; else q1 <= "0000"; if q2 = "0101" then q2 <= "0000"; else q2 <= q2 + 1; end if; end if; end if; end if; end process;

优先级顺序是clr > load > en，写成 if-elsif 嵌套，综合出来就是三级选择器，时序一眼能看懂。load用按键产生的单脉冲驱动，不能直接接按键原始电平，否则按住的那几百毫秒里每个时钟上升沿都在装载，数码管上的数字会一直停在你按下的那个值，看起来像是"改不动"。

set_m1、set_m2这两个装载值从哪来？常见做法是单独做一个调整计数器，set_m键每按一次加一，0~59 循环，把它的输出接到load端口上。这样调整逻辑和计时逻辑完全解耦，改起来互不影响。

3.3 时模块 SHI：24 进制翻转不能照抄 60 进制

原稿正文没贴时模块源码，只给了原理框图。按这个系统的功能描述，时是 0~23 循环，判断条件和分秒完全不同，直接照抄 60 进制会变成 0~99。

process(clk, clr) begin if clr = '1' then h1 <= "0000"; h2 <= "0000"; elsif rising_edge(clk) then if load = '1' then h1 <= set_h1; h2 <= set_h2; elsif en = '1' then -- 分进位到达，小时加一 if h1 = "0011" and h2 = "0010" then -- 已经 23 点 h1 <= "0000"; h2 <= "0000"; -- 回到 00 点 elsif h1 < "1001" then h1 <= h1 + 1; else h1 <= "0000"; h2 <= h2 + 1; end if; end if; end if; end process;

这里h1是个位、h2是十位，判断 23 点必须两个条件同时成立，只判个位会出现 23 直接跳到 20 或者干脆跳到 30。另外h1 < "1001"用的是无符号比较，必须use ieee.std_logic_unsigned.all，换成numeric_std就得先做类型转换，混着用会报一堆重载冲突。

3.4 闹钟比较与响铃：为什么必须带上秒等于 00 的条件

比较逻辑很简单，当前时分和设定的闹钟时分相等就拉高响铃。不加秒条件的后果是：闹钟时间到的那一整分钟里，蜂鸣器一直在响，直到分钟跳走才停。

process(clk, clr) begin if clr = '1' then ring <= '0'; elsif rising_edge(clk) then if (h1 = ah1) and (h2 = ah2) and (m1 = am1) and (m2 = am2) and (s1 = "0000") and (s2 = "0000") then ring <= '1'; -- 时、分、秒全等，只在整分那一拍触发 elsif ring_off = '1' or stop_key = '1' then ring <= '0'; -- 手动关掉，或响铃时长到了 end if; end if; end process;

逐个信号说明：ah1、ah2是闹钟小时的个位和十位，am1、am2是闹钟分钟，都来自闹钟设置模块的输出，复位后默认给一个比如07:00。ring_off由响铃计时器给出，比如检测到ring为 1 后开始数 30 秒，超时自动关，避免蜂鸣器无人值守一直响。蜂鸣器功率管驱动加一个分频方波，1kHz 左右比较好听，直接接ring会一直是同一直流电平。

3.5 显示切换与动态扫描：3 位数码管怎么不闪

时间显示和闹钟显示共用同一组数码管，靠disp_en键切换。位选由扫描计数器控制，每个时刻只点亮一位，靠人眼视觉暂留合成三位数字。

process(clk, clr) begin if clr = '1' then scan <= (others => '0'); elsif rising_edge(clk) then if en1khz = '1' then scan <= scan + 1; -- 1kHz 换位，三位一轮 3ms end if; end if; end process; sel <= scan(1 downto 0); -- 位选循环 process(sel, disp_en, s1, s2, m1, m2, h1, h2, am1, am2, ah1, ah2) variable cur : std_logic_vector(3 downto 0); begin case sel is when "00" => cur := s1; -- 秒个位 when "01" => cur := m1; -- 分个位 when "10" => cur := h1; -- 时个位 when others => cur := "0000"; end case; seg <= conv7(cur); -- 查表得到段码 end process;

切换开关disp_en决定cur是取当前时间还是取闹钟时间，用 if-else 包在 case 外层就行。扫描频率是这里最值得注意的参数：太低会明显闪烁，太高数码管驱动能力跟不上导致亮度不均，1kHz 左右是比较稳妥的取值范围。七段译码写成函数conv7而不是一长串 with-select，换共阴共阳时只改这一个函数，不用满工程找段码表。

4. 从源码到开发板：Quartus 综合、引脚约束与下载验证

代码在编辑器里写完只是开始，能不能在板子上跑起来，取决于工程设置、引脚分配和下载流程。

4.1 建工程与文件加入顺序

新建工程时器件选型和开发箱上实际焊的芯片必须一致，封装、速度等级也要对上，选错了走到布局布线阶段会报"找不到合适资源"或者干脆下不进去。顶层实体名填clock_top，综合工具默认拿同名的 .vhd 当顶层。

文件加入顺序不关键，但要把 testbench 排除在综合之外。做法是在工程里单独建一个仿真文件集，或者干脆把 tb 文件放在工程目录外面，编综合的时候不加入。我见过不止一次把 tb 一起综合进去，顶层变成两个，编译器挑错了那个，下载后一片安静。

4.2 编译综合与看资源报告

完整编译跑一遍通常会经历分析综合、布局布线、时序分析、生成编程文件四步。综合完先看资源占用：一个 26 位分频计数器加三个 4 位 BCD 计数器，逻辑单元占用通常在几十到一百出头，如果报告显示用了上千个寄存器，多半是哪个进程写出了意外的锁存器。

时序报告里重点看最差路径的建立时间余量。这个设计全部逻辑跑在 50MHz 主时钟上，1Hz 和 1kHz 只是使能，路径都非常短，正常情况余量很宽松。如果有红色告警，先看是不是把某个计数器的使能错接到了时钟端口上。

4.3 引脚约束：把端口焊到实际的管脚上

Quartus 里可以在图形界面点管脚，也可以直接写进 .qsf 文件，后者可读性好、方便版本管理。

set_location_assignment PIN_23 -to clk set_location_assignment PIN_30 -to clr set_location_assignment PIN_31 -to set_h set_location_assignment PIN_32 -to set_m set_location_assignment PIN_33 -to set_clock set_location_assignment PIN_34 -to set_dings set_location_assignment PIN_35 -to disp_en set_location_assignment PIN_40 -to spk set_instance_assignment -name IO_STANDARD "3.3-V LVTTL" -to clk

PIN_23这类编号必须以开发箱配套的原理图为准，抄别人的工程最常见的失败就是引脚对不上，表现出来是"程序下进去了但是按键没反应"，其实是按的键根本没接到你的逻辑上。IO 电平标准也要显式指定，默认值和板子电压不一致的时候，输出可能驱动不足。

4.4 上板验证顺序：别一上来就测完整功能

调试要分层做，一次只验证一个环节，出了问题能立刻定位在哪一层。

1. 先只下分频模块，把一个 1Hz 输出的信号接到 LED 上，看灯是不是每秒闪一次。这一步过不了，后面全白搭。
2. 再加上秒模块，把s1、s2接到数码管上，看是不是 00 到 59 每秒加一。
3. 接着加分、时，确认 59 分 59 秒之后是 00 点 00 分，而不是 60 分或者 24 点。
4. 最后接按键和闹钟比较，测设置、切换、响铃。

这个顺序看起来慢，实际上比一口气全接上然后靠猜要快得多。血泪经验是：直接把整个系统下进去，发现数码管不亮，可能是时钟没接、可能是位选反了、可能是段码表共阴共阳搞反、也可能是引脚没分配，四个可能性同时存在，排查起来没有头绪。

4.5 功能仿真：跑一遍 59 秒到 00 分才叫验证过

综合前先在仿真工具里跑波形，最省时间。testbench 里把系统时钟做快一点，比如 20ns 周期，然后把en1hz强制成每 100 个时钟拉高一拍，模拟一秒，就能在几毫秒的仿真时间里看到分钟进位。

-- 激励：时钟 + 复位 + 加速的秒使能 process begin clk <= '0'; wait for 10 ns; clk <= '1'; wait for 10 ns; end process; process begin clr <= '1'; wait for 100 ns; clr <= '0'; for i in 1 to 3600 loop -- 模拟一小时 en1hz <= '1'; wait for 20 ns; en1hz <= '0'; wait for 1980 ns; end loop; wait; end process;

这样一小时的时间在仿真里两毫秒就跑完，能看到 59:59 -> 00:00 的进位、23 点翻回 0 点、闹钟匹配拉高ring。重点看进位那一拍的波形，cnt必须只有一个时钟宽，多宽了一拍就会在分模块上多加一次，这个 bug 在真实时间里要等一小时才暴露一次，非常难抓。

5. 排查与避坑：不亮、乱跳、闹铃不响怎么定位

下面这几条都是上板之后真会遇到的，按现象、原因、解决三段来写。

5.1 计时类问题

现象：数码管上秒数不是一秒一跳，而是一秒钟跳好几下，或者完全不动。

原因：两种情况最常见。一是分频常数按 50MHz 写的，但板子上装的是别频率的晶振，节拍完全对不上；二是把使能信号接到了时钟端口上，比如miao模块的clk端口接成了en1hz，此时cnt的宽度就变成了 1 秒，分模块会在这一秒内疯狂加。

解决：先用示波器或者 LED 验证分频输出是不是精确的 1Hz，确认频率之后再往下接。所有子模块的时钟端口统一接系统时钟，节拍用使能控制，这一条守住，绝大部分计时异常都不会出现。

现象：小时显示能到 24 点、分钟显示能到 60 分。

原因：翻转条件判断漏了或者写成了单条件。分模块只判了十位到 6，没判个位；或者反过来，个位到 9 直接清零没有让十位加一。

解决：60 进制的条件是q1 = "1001" and q2 = "0101"，24 进制的条件是h1 = "0011" and h2 = "0010"，两个位同时比较，缺一不可。

5.2 按键与显示类问题

现象：按一下set_m，分钟一次跳两三个数。

原因：机械按键抖动，一次按下在电气上产生多个跳变沿。代码里直接把按键接进时钟沿采样的进程，每抖一下就当成一次有效输入。

解决：加消抖模块，用 20ms 左右的计数器确认电平稳定后再输出一个单脉冲。消抖输出的信号只应该在一个时钟周期里为高，其余时间保持低。

process(clk, clr) begin if clr = '1' then cnt <= 0; key_pulse <= '0'; key_sync <= "00"; elsif rising_edge(clk) then key_sync <= key_sync(0) & key_in; -- 两级同步，消除亚稳态 key_pulse <= '0'; if key_sync(1) = '0' then -- 按下为低，稳定 1ms 后确认 if cnt = 49_999 then cnt <= 0; key_pulse <= '1'; -- 只给一拍 else cnt <= cnt + 1; end if; else cnt <= 0; -- 松开立即清零 end if; end if; end process;

key_sync这两级触发器是必须的，按键是异步信号，直接进状态机会有极小概率采到中间电平，表现出来就是"偶尔按了没反应"。计数到 49 999 对应 1ms，实际按 20ms 更保险，按板子的时钟频率换算即可。

现象：数码管显示重影，或者某一位明显比别的暗。

原因：扫描频率不对，或者段码切换和位选切换不在同一拍。位选换了，段码还是上一位的值，交叠期间就会出现残影。

解决：段码和位选用同一个扫描计数器驱动，让它们在同一个时钟沿更新。扫描频率拉到 1kHz，每位点亮时间约 0.3ms，人眼完全看不出切换。

5.3 下载与工具链问题

现象：编译全绿，程序下载成功，但板子上什么反应都没有。

原因：引脚分配和实际开发箱对不上，或者芯片型号选错。还有一种是时钟引脚选在了普通 IO 上，时钟信号进不去全局时钟网络，逻辑不翻转。

解决：对着开发箱配套的引脚表逐条核对，尤其是时钟和复位。把时钟引脚改到专用的 CLK 管脚，重新编译下载。

现象：仿真波形全对，上板走时慢一半或者快一倍。

原因：仿真里把使能手工加速了，实际分频常数没跟着改，或者晶振频率和代码里的常数不一致。

解决：把分频常数抽成一个 generic 或者常量放到包文件里，换板子只改一处。仿真时也从这个常量推导节拍，避免仿真和实际两套参数。

6. 二次开发：加整点报时、参数保持和消抖的改造路线

这个工程骨架清晰，往上加功能不难，关键是别把时序搞乱。我一般按下面这个优先级改。

整点报时最容易加，但要注意别响一整分钟。判断条件写成秒为 00 且分为 00 的那一拍，拉高一个单周期脉冲去触发一个 1 秒的响铃计时器，响了就自动关。如果图省事直接把比较结果接蜂鸣器，那整一分钟都在响，晚上会很想把板子拔了。

闹钟参数掉电保存是这块板子上最麻烦的一件事。FPGA 内部没有非易失存储，复位后的初值写在代码里是固定的。简单做法是把默认闹钟时间做成常量，上电给个合理值；讲究一点的接板上 EEPROM，用 I2C 把参数写进去，上电读回来。这一步工作量不小，如果不是课程设计必须项，我建议先不做，把消抖和整点报时打磨好更实在。

最后说一个习惯。我以前改这类计数器代码，改完直接编译下载，看到数码管跳字正常就收工，结果有一次把进位脉冲改宽了，秒看着没问题，分钟每 10 秒多跳一次，第二天演示的时候才发现。从那以后我每次动计数器和进位逻辑，都强制先跑一遍仿真，把 59 分 59 秒到 00 点 00 分、23 点 59 分到 0 点这几个边界时刻在波形上确认一遍，再下载到板子上。这套流程花不了十分钟，省下来的却是当众翻车的尴尬。希望帮到你。

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