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简介：本资源为ST官方发布的STM32H745/755与H747/757系列微控制器权威参考手册（RM0399 Rev 3），面向嵌入式系统开发者、工业控制硬件工程师及双核MCU进阶学习者，解决高性能Cortex-M7+M4协同开发中内存架构理解、外设寄存器配置、总线时序优化及安全特性实现等核心问题。压缩包仅含1个PDF文件，大小40.2MB，完整覆盖内存与总线架构（含AXI互连矩阵、TCM总线、ART加速器）、全外设功能详解（ADC/DAC、多定时器、以太网MAC、USB OTG、CAN FD）、安全启动与TrustZone机制，以及文档约定与内核编程指引。内容预览显示其结构严谨，从系统架构到寄存器映射逐层展开，附有ARM Cortex-M4/M7技术参考手册交叉索引，便于深度查阅。目前已有515人学习下载，是掌握STM32H7双核工业级平台底层开发不可替代的原始技术依据。

1. 双核不是“开两个线程”：STM32H745 的 M7+M4 协同机制，本质是内存域隔离下的异步状态机调度

你写完一个跑在 Cortex-M7 上的 PID 控制环，再起一个 M4 核心跑 Modbus TCP 协议栈——结果发现 M4 读不到 M7 刚算出的最新控制量，或者 Flash 擦写时整个系统卡死 200ms，串口数据全丢。这不是代码写错了，而是你把双核当成了 Linux 下的多进程，忽略了 STM32H745 真正的底层契约：它没有共享内存缓存一致性协议（Cache Coherency），也没有操作系统级的 IPC 抽象层；它的双核协同，是靠 AXI 总线矩阵 + TCM 分区 + 显式内存屏障 + RAMECC 监控这四层硬约束共同定义的确定性行为。

这份 3528 页的 RM0399 参考手册，表面是寄存器列表和功能描述，内核却是对“确定性实时系统如何在无 OS 干预下避免竞态”的完整工程实现说明书。它解决的不是“怎么让两个核都跑起来”，而是“当 M7 正在用 DTCM 写入一组 16 字节的运动轨迹点，M4 同时通过 AXI 总线从 SRAM 读取该地址、又触发 ART 加速器预取指令时，硬件如何保证读到的是原子更新后的值，且不引发总线死锁或 ECC 多位错误误报”。工业控制场景里那些“偶尔失步”“上电后第一次通信失败”“温度升高后 CRC 校验突增”的玄学问题，根源全在这份手册第 2 章的总线仲裁逻辑、第 3 章的 RAMECC 监控映射、第 4 章的 FLASH 并行操作约束里。读懂它，你才真正拿到 H745 在 PLC、伺服驱动、边缘网关这类强实时场景中不翻车的底层钥匙。

2. 总线架构：AXI 互连矩阵不是“高速通道”，而是双核资源访问的仲裁宪法

STM32H745 的双核能力不来自 CPU 频率堆叠，而来自其总线拓扑结构对访问冲突的物理化解。手册第 2 章明确指出：M7 和 M4 并非平等地挂接在同一总线上，而是通过独立的 CPU 总线接入 AXI Interconnect Matrix（AXIM），再由 AXIM 统一仲裁、路由到 Flash、SRAM、外设等目标。这个设计直接决定了“谁能在什么时候访问什么资源”。

2.1 AXI 互连矩阵：五级优先级仲裁与显式访问隔离

AXIM 不是透明管道，它内置了可配置的仲裁策略。手册 2.2.3 节强调，每个主设备（M7、M4、DMA、ETH、USB）在 AXIM 中拥有独立的请求通道（Request Channel）和响应通道（Response Channel），且支持Round-Robin（轮询）与 Fixed Priority（固定优先级）混合仲裁。关键参数藏在AXIM_PRIO寄存器（手册 p.126）中：

// AXIM_PRIO 寄存器（偏移 0x10），32 位，每 4 位定义一个主设备优先级（0=最低，15=最高） // Bit[3:0] : M7 core priority // Bit[7:4] : M4 core priority // Bit[11:8] : DMA1 priority // Bit[15:12] : ETH priority // ... 其余位类推 #define AXIM_PRIO_BASE 0x50000010 #define SET_M7_PRIORITY(p) (*(volatile uint32_t*)(AXIM_PRIO_BASE) = \ ((*(volatile uint32_t*)(AXIM_PRIO_BASE)) & ~0xF) | (p)) #define SET_M4_PRIORITY(p) (*(volatile uint32_t*)(AXIM_PRIO_BASE) = \ ((*(volatile uint32_t*)(AXIM_PRIO_BASE)) & ~0xF0) | ((p)<<4))

注意：默认复位值为 0x00000000（所有主设备优先级相同），但工业场景中若 M7 承担硬实时控制（如 100μs 周期中断），必须将 M7 优先级设为 15，M4 设为 8–10，否则 M4 的以太网 DMA 突发传输可能抢占 M7 对 DTCM 的关键写入，导致控制环延迟抖动超限。

更关键的是 AXIM 的访问隔离机制。手册 2.2.4 明确说明：AXIM 支持基于地址范围的Master ID Filtering—— 即可配置某段地址（如 0x20000000–0x2000FFFF，DTCM 区域）仅允许 M7 访问，M4 尝试访问将触发 HardFault。这并非软件保护，而是 AXIM 硬件在地址译码阶段直接阻断请求。这种物理隔离，才是双核间“免锁共享”的基础：M7 写 DTCM，M4 读 SRAM，路径完全分离，无需互斥锁。

2.2 TCM 总线：为什么 I-TCM/D-TCM 必须分设，且不能被 M4 访问

TCM（Tightly-Coupled Memory）是 H745 实时性的命脉。手册 2.1.2 节指出：I-TCM（指令）和 D-TCM（数据）各 64KB，通过专用低延迟总线直连对应 CPU 核心，绕过 AXIM。但关键限制在于：D-TCM 仅对 M7 可见，I-TCM 也仅对 M7 可见；M4 核心无法访问任何 TCM 地址空间（尝试访问 0x00000000–0x0000FFFF 或 0x20000000–0x2000FFFF 会触发 BusFault）。

这个设计动机极清晰：TCM 是为 M7 的硬实时任务（如电机 FOC 算法）预留的零等待、零冲突执行环境。若允许 M4 访问，就必须引入缓存一致性协议（如 ARM CCI），这会显著增加面积、功耗和延迟，违背 H7 系列“确定性实时”的定位。因此，M4 的实时性保障走另一条路：使用 Core Coupled Memory（CCM-SRAM）—— 手册 2.3.2 表 7 显示，CCM-SRAM（0x10000000–0x1001FFFF）虽经 AXIM 访问，但被 AXIM 配置为“低延迟模式”，且仅对 M4 开放（M7 访问 CCM-SRAM 会触发 Fault）。这就形成了天然分工：

• M7：I-TCM/D-TCM 执行控制算法 + Flash 存储程序 + SRAM 存储全局变量
• M4：CCM-SRAM 执行协议栈 + SRAM 与 M7 共享缓冲区 + 外设寄存器操作

二者通过 SRAM（0x30000000–0x3007FFFF）进行数据交换，而 SRAM 的访问仲裁权在 AXIM 手中——这正是双核协同的“宪法”所在：一切共享，必经 AXIM 显式仲裁。

2.3 ART 加速器：不是“CPU 加速”，而是 M7 指令预取的确定性流水线

ART（Adaptive Real-Time memory accelerator）常被误解为通用加速器。手册 2.1.4 节戳破幻觉：ART 仅服务于 M7 核心，且只加速从 Flash（0x08000000 起）取指，对数据访问、M4 核心、SRAM/TCM 访问完全无效。它的本质是一个 8 路组相联的指令缓存（ICache），但关键创新在于“自适应”——根据 M7 当前 PC 地址的跳转模式，动态调整预取深度和分支预测策略，确保在 400MHz 主频下，Flash 取指延迟稳定在 0 等待周期。

提示：启用 ART（FLASH_ACR.ARTEN = 1）后，M7 执行 Flash 中代码的性能提升可达 2.3 倍，但代价是：ART 缓存内容不可见、不可调试、不可由软件直接管理。若你在 M7 中动态修改 Flash 代码（如 OTA 升级），必须先执行FLASH_CR1.PG = 0; FLASH_CR1.PER = 0; FLASH_CR1.MER1 = 0;清除 ART 缓存（手册 p.211），否则 M7 可能执行旧指令副本，造成不可预测行为。这是工业固件升级中最易踩的坑之一。

2.4 Inter-domain buses：安全隔离不是可选功能，而是总线级物理栅栏

手册 2.1.5 节提出的 “Inter-domain buses”（跨域总线）概念，直指工业安全核心。H745 将系统划分为三个硬件域：

• Secure Domain（安全域）：包含 TrustZone 控制器、加密加速器（CRYP）、哈希（HASH）、PKA，地址空间受 TZPC（TrustZone Protection Controller）硬隔离
• Non-secure Domain（非安全域）：M7/M4 的默认执行域，运行应用代码
• Privileged Domain（特权域）：仅 M7 在 Handler 模式下可访问，用于管理安全监控（如 SMMU）

这些域之间的通信不通过软件调用，而是由AXI 总线上的 AXI-ID 信号硬编码标识。例如，当 M7 执行SVC #1进入安全监控时，AXIM 会自动将后续对 0x5C000000（CRYP 寄存器）的访问标记为 Secure ID，TZPC 检查通过才放行。这种基于总线信号的物理隔离，比任何软件防火墙都可靠——即使 M4 核心被恶意固件攻陷，也无法伪造 Secure ID 访问加密模块。这正是工业设备满足 IEC 62443 安全认证的硬件基石。

3. RAMECC：不是“内存纠错”，而是双核共享数据区的原子性守门人

当 M7 将一组 32 位控制参数写入 SRAM 共享区（0x30001000），M4 在 10μs 后读取该地址，如何确保读到的是 M7 写入的完整 32 位值，而非写入中途的撕裂值（torn write）？答案不在编译器 barrier，而在 RAMECC（RAM ECC Monitoring）模块——手册第 3 章揭示：RAMECC 不是被动纠错器，而是主动监控共享内存访问一致性的状态机。

3.1 RAMECC 监控映射：为什么必须将共享区划入 Monitor 0，且禁用 Cache

RAMECC 通过 4 个独立 Monitor（M0–M3）监控不同内存区域。手册 3.3.3 表 12 明确规定：每个 Monitor 可配置监控地址范围（RAMECC_MxCR.ADDR）、大小（RAMECC_MxCR.SIZE）及使能位（RAMECC_MxCR.EN）。但关键约束在 3.3.2 节：“Monitor 仅对 Non-cacheable、Non-bufferable（NCNB）访问有效”。这意味着：若 M7/M4 启用了 D-Cache，对共享区的写入可能滞留在 Cache 中，RAMECC 监控的是物理 SRAM，自然捕获不到写入事件，导致“M7 写了，M4 读不到”的假象。

正确做法是：将共享区（如 0x30001000–0x30001FFF）配置为 Monitor 0，并在 MPU（Memory Protection Unit）中将其属性设为 Device（即 NCNB）。M7 写入代码示例：

// Step 1: 配置 RAMECC Monitor 0 监控 0x30001000–0x30001FFF (4KB) #define RAMECC_BASE 0x58003000 #define RAMECC_M0CR (*(volatile uint32_t*)(RAMECC_BASE + 0x00)) #define RAMECC_M0FAR (*(volatile uint32_t*)(RAMECC_BASE + 0x10)) // ADDR = 0x30001000 >> 12 = 0x30001, SIZE = 4KB -> log2(4096)=12 -> SIZE field = 12 RAMECC_M0CR = (0x30001 << 16) | (12 << 0) | (1 << 31); // EN=1 // Step 2: MPU 配置该区域为 Device 属性（NCNB） SCB->MPU_RASR = (0x30001 << 16) | // Region Base Address (0x30001000) (0x1 << 1) | // Size = 4KB (0x1<<1 => 2^12) (0x0 << 0) | // TEX=0, C=0, B=0 => Device (0x1 << 4) | // Enable (0x3 << 16); // Privileged/Unprivileged access allowed SCB->MPU_RBAR = (0x30001 << 5) | (0x0 << 0); // Region Number 0, Valid=1 SCB->MPU_CTRL = (0x1 << 0) | (0x1 << 1); // Enable MPU, Enable default memory map // Step 3: M7 原子写入（自动触发 RAMECC Monitor） __DSB(); // Data Sync Barrier - 确保之前写入完成 *((volatile uint32_t*)0x30001000) = control_value; // 触发 Monitor 0 __DSB(); // 确保写入到达 SRAM 物理层

RAMECC 在检测到该地址写入时，会记录时间戳、写入数据、ECC 校验码，并在RAMECC_M0SR.ERR置位。M4 读取前，可轮询此标志，或配置中断——这比while(!flag)自旋更可靠，因为 RAMECC 的 ERR 位是硬件在写入完成瞬间置位的，无软件延迟。

3.2 ECC 错误码解码：单比特纠错（SEC）与双比特检错（DED）的硬件实现边界

RAMECC 使用 SEC-DED（Single Error Correction, Double Error Detection）汉明码。手册 3.4.7 节给出RAMECC_MxFECR寄存器格式：低 8 位为错误类型码（0x01=SEC, 0x02=DED, 0x04=Multi-bit），高 24 位为错误位置索引。但开发者常忽略一个事实：SEC-DED 仅对 64 位数据字有效，且要求数据总线宽度严格匹配。H745 的 SRAM 数据总线为 64 位，故每次 ECC 计算覆盖 8 字节。

这意味着：若 M7 写入一个uint16_t（2 字节）到 0x30001000，RAMECC 实际校验的是包含该 2 字节的整个 64 位字（0x30001000–0x30001007）。若该 64 位字中其他字节被噪声干扰，RAMECC 可能报告 DED 错误，但无法定位到具体是哪个字节出错——它只告诉你“这 8 字节块里有 2 位错了”。因此，共享数据结构必须按 8 字节对齐，且避免跨 8 字节边界存放关键字段。例如，将struct { uint32_t cmd; uint16_t len; }放在 0x30001000，len字段跨越 0x30001004–0x30001005，就可能因邻近字节错误导致len解析失败。

3.3 RAMECC 与双核同步：用 Monitor Status 替代传统信号量

传统 FreeRTOS 信号量依赖内核调度和临界区，但在 H745 双核裸机中，RAMECC 提供了更底层的同步原语。手册 3.4.3 节RAMECC_MxSR包含ERR（错误发生）、BUSY（Monitor 正忙）、LOCK（Monitor 被锁）位。我们可以这样设计同步：

• M7 写完共享数据后，触发 Monitor 0，RAMECC_M0SR.ERR置位
• M4 启动时配置RAMECC_IER.M0IE = 1（使能 Monitor 0 中断）
• M4 的 RAMECC IRQ Handler 中：

  void RAMECC_IRQHandler(void) { if (RAMECC_M0SR & (1<<0)) { // ERR bit set uint32_t addr = RAMECC_M0FAR; // 获取出错地址（即 M7 写入地址） if (addr == 0x30001000) { // 确认是共享区 // 触发 M4 处理逻辑，如 memcpy 共享数据到本地缓存 memcpy(&local_ctrl, (void*)0x30001000, sizeof(local_ctrl)); RAMECC_M0SR = (1<<0); // Clear ERR flag } } }

这本质上是用硬件事件（ECC 监控触发）替代软件轮询，延迟从微秒级降至纳秒级，且无 CPU 占用。工业场景中，这种“硬件中断驱动的双核同步”比任何软件信号量都更适合 100kHz 以上的控制环。

3.4 常见问题排查：RAMECC 误报、漏报、死锁的三重陷阱

现象 → 原因 → 解决，全部来自手册细节与真实踩坑：

1. 现象：M4 读取共享区时频繁触发 RAMECC DED 错误，但用逻辑分析仪确认总线波形干净。
   原因：M4 启用了 D-Cache，且共享区未配置为 Device 属性。Cache 回写（Write-back）时，64 位数据字被分两次写入 SRAM（先写低 32 位，再写高 32 位），RAMECC 将两次写入视为独立事件，第二次写入覆盖了第一次的 ECC，导致校验失败。
   解决：MPU 中将共享区设为 Device（NCNB），或改用 Write-through Cache 模式（牺牲性能换确定性）。

2. 现象：M7 写入后，M4 的 RAMECC 中断从未触发，RAMECC_M0SR.ERR始终为 0。
   原因：RAMECC_M0CR.EN位未置位，或 Monitor 地址范围配置错误（如ADDR字段未右移 12 位）。手册 p.150 强调：ADDR是 12 位对齐的基地址索引，0x30001000 应填0x30001，而非0x30001000。填错则 Monitor 完全不工作。
   解决：用调试器检查RAMECC_M0CR值，确认EN=1且ADDR正确；用RAMECC_M0SR.LOCK位验证 Monitor 是否被意外锁定。

3. 现象：系统运行数小时后，RAMECC 中断突然停止响应，RAMECC_IER仍为 1。
   原因：RAMECC 中断是脉冲型（pulse），非电平型（level）。手册 p.149 注明：“The interrupt is generated only once per error event. It must be cleared by software before next error.” 若中断 Handler 中未清除RAMECC_M0SR.ERR，后续错误将不再触发中断。
   解决：Handler 结尾必须执行RAMECC_M0SR = (1<<0)；建议在清除前先读取RAMECC_M0FAR确认地址，避免误清。

4. FLASH 操作：双核并行擦写的“时间窗口”由硬件状态机硬编码

在工业 OTA 升级中，常需 M7 运行当前固件，M4 后台擦写新固件到 Bank 2。但手册第 4.3.11 节警告：“Parallel operations (erase/program) between two banks are supported only when the operation on one bank does not affect the other bank’s status registers or protection settings.” 这句话背后，是 FLASH 控制器内部一个精密的状态机，它定义了双核操作的绝对时间窗口。

4.1 FLASH 状态机：Bank 1 与 Bank 2 的操作互斥性由FLASH_SRx.BSY硬件锁死

H745 的 Flash 分为 Bank 1（0x08000000–0x080FFFFF）和 Bank 2（0x08100000–0x081FFFFF），但控制器只有一个。手册 4.9.5/4.9.28 节的FLASH_SR1.BSY和FLASH_SR2.BSY位，并非各自独立——它们共用同一个硬件操作锁。当 M7 执行FLASH_CR1.PER = 1; FLASH_CR1.STRT = 1启动 Bank 1 扇区擦除时，FLASH_SR1.BSY置位，同时FLASH_SR2.BSY也被强制置位（即使 Bank 2 无操作）。这是因为擦除操作需要独占 FLASH 控制器的高压生成电路和状态机。

验证代码（M7 擦除 Bank 1 后立即读 Bank 2 状态）：

// M7: Start erase on Bank 1 FLASH_CR1 |= (1<<1); // PER = 1 FLASH_CR1 |= (1<<16); // STRT = 1 while(FLASH_SR1 & (1<<16)); // Wait for BSY=0 on Bank 1 // Now check Bank 2 status - it will be BSY=1 during Bank 1 erase! if (FLASH_SR2 & (1<<16)) { // This is TRUE! Bank 2 BSY mirrors Bank 1's controller lock }

这意味着：双核并行擦写的前提，是操作发生在不同时间片，且必须等待对方BSY清零。M4 不能在 M7 擦除 Bank 1 时启动 Bank 2 擦除，必须等 M7 的FLASH_SR1.BSY清零后，再由 M4 设置FLASH_CR2.PER。这个等待不是软件延时，而是硬件状态机的刚性约束。

4.2 并行操作的唯一合法场景：Program + Read，且 Read 必须在 ART 加速路径上

手册 4.3.11 明确列出唯一支持的并行操作：“Program operation in one bank and read operation in the other bank.” 但隐藏条件是：Read 必须通过 ART 加速器（即从 Flash 取指），而非软件读取 Flash 数据。因为 ART 的指令预取与 Program 操作的高压编程电路走不同硬件路径。

实测对比：

• ✅ 合法：M7 在 Bank 1 执行FLASH_CR1.PG=1编程时，M4 从 Bank 2 的 0x08101000 处执行函数调用（ART 自动预取）
• ❌ 非法：M7 编程 Bank 1 时，M4 执行data = *(uint32_t*)0x08101000（直接读数据）——这会触发FLASH_SR2.WRPERR（写保护错误），因为数据读取通路与编程高压冲突。

因此，M4 的“后台读取”只能是执行代码，不能是读取数据。OTA 升级时，M4 的升级管理代码应放在 Bank 2，M7 的运行代码在 Bank 1，M4 通过函数调用触发升级流程，而非轮询 Bank 1 的状态变量。

4.3 Option Bytes：双核启动地址的“物理开关”，不是软件配置

手册 4.4.7 节的 Boot Address Option Bytes（FLASH_BOOT7_CURR,FLASH_BOOT4_CURR）常被误认为可随时修改。真相是：这些寄存器的值在芯片上电复位（POR）时，由硬件一次性锁存到启动地址解码器，之后软件写入无效。手册 p.188 注明：“The boot address option bytes are loaded at reset and cannot be modified during runtime.”

这意味着：若你想让 M7 从 Bank 2 启动、M4 从 Bank 1 启动，必须在烧录时通过 ST-Link 工具（如 STM32CubeProgrammer）写入 Option Bytes，并执行一次系统复位。运行时调用HAL_FLASHEx_OBProgram()修改FLASH_BOOT7_CURR，只会改变寄存器值，不会影响下次启动——硬件只认 POR 时刻锁存的值。

避坑：开发阶段频繁切换启动 Bank，务必在每次修改 Option Bytes 后执行“System Reset”，而非只是 Core Reset。后者不触发 POR，Option Bytes 不重载。

4.4 FLASH 保护机制：PCROP 不是“代码加密”，而是地址空间的硬件栅栏

Proprietary Code Readout Protection（PCROP）常被当作固件加密方案。手册 4.5.4 节揭穿本质：PCROP 是在 Flash 地址解码层插入的访问过滤器，它禁止任何总线主设备（包括 M7、M4、DMA）对指定扇区执行读取（Read）和擦除（Erase）操作，但允许编程（Program）。这设计用于保护 Bootloader 或安全密钥区：M4 可以向 PCROP 区写入新密钥，但无法读出旧密钥。

关键限制：PCROP 区必须是整扇区（2KB/128KB），且一旦启用，只有通过特定序列（OPTKEY+OPTCR）才能禁用，且禁用后该扇区将被擦除。手册 p.196 强调：“Disabling PCROP requires a mass erase of the protected sector.” 这意味着 PCROP 是“一次写入，永久保护”，不是可逆的软件开关。

工业场景中，若将 Bootloader 放在 PCROP 区（0x08000000–0x080007FF），则 M7/M4 无法读取其代码，但可通过SCB->VTOR = 0x08000000将向量表指向此处，正常启动——因为向量表加载是硬件行为，不经过 PCROP 过滤。这是利用硬件启动机制绕过软件保护的精妙设计。

5. 双核启动与调试：为什么 JTAG/SWD 调试器看到的永远是 M7，以及如何强制 M4 运行

当你用 ST-Link 连接 H745，OpenOCD 或 STM32CubeIDE 默认连接 M7 核心，reset halt命令只停 M7，M4 仍在运行。手册第 5 章的 Secure Memory Management（SMM）揭示：M4 的启动不是由复位向量直接触发，而是由 M7 通过写AHB3PERIPH_BASE + 0x0000（RCC_MP_APB3ENSETR）使能其时钟，并向 M4 的 SCB->AIRCR 写入VECTRESET位来软复位。这解释了为何调试器“看不见”M4——它根本没被调试接口初始化。

5.1 M4 启动的硬件握手协议：从 M7 的SCB->VTOR到 M4 的BOOT_ADD0

H745 的双核启动是分阶段的：

1. 上电后，硬件根据 BOOT pins 和 Option Bytes 选择启动 Bank，M7 从该 Bank 的 0x00000000（映射到 Flash）开始执行，加载向量表
2. M7 初始化 RCC、MPU、AXIM 后，必须手动配置 M4 的启动地址：写RCC_MP_AHB4ENSETR使能 GPIO 时钟，配置 PA13/PA14 为 M4 Boot 引脚（若用引脚启动），或更常见地，写SYSCFG_MCUCR.M4BOOT位（手册 p.256）
3. 关键一步：M7 写SYSCFG->MCUCR的M4BOOT位，该位会将 M4 的初始 PC 设置为0x10000000（CCM-SRAM 起始）或0x00000000（Flash 映射），具体取决于SYSCFG->MCUCR的M4BOOT和M4BOOTADD位组合

手册 p.257 表 13 显示：M4BOOTADD[1:0] = 0b00时，M4 从0x00000000（Flash）启动；0b01时从0x10000000（CCM-SRAM）启动。这意味着：M4 的“固件”必须预先烧录到对应地址，且其向量表首地址（SP 和 Reset_Handler）必须位于该地址处。若你把 M4 代码烧到 Flash，却设M4BOOTADD=0b01，M4 将从 CCM-SRAM 读取垃圾数据作为 SP，立即 HardFault。

5.2 调试 M4 的唯一可行路径：通过 M7 的 Debug Access Port（DAP）

ST-Link v3 等高级调试器支持双核调试，但原理是：调试器通过 SWD 连接 M7 的 DAP，再由 M7 的调试逻辑（Debug ROM Table）转发命令到 M4 的 DAP。手册 p.255 图 122 显示，M7 的 Debug AP 包含一个 “M4 Debug Access Port Bridge”，它允许调试器发送DP_SELECT命令切换目标核。

在 OpenOCD 配置中，你必须显式声明双核：

# target.cfg source [find target/stm32h7x.cfg] # 添加 M4 核心定义 set _TARGETNAME $_CHIPNAME.m4 target create $_TARGETNAME cortex_m -chain-position $_CHIPNAME.m4 $_TARGETNAME configure -event reset-init { # M4 reset init code mww 0x58000000 0x00000001 # SYSCFG_MCUCR.M4BOOT = 1 mww 0x58000004 0x00000000 # SYSCFG_MCUCR.M4BOOTADD = 0 }

若调试器不支持双核，你只能在 M7 代码中插入__BKPT(0)，当 M7 执行到断点时，手动在 GDB 中发送monitor reset halt，然后monitor arm semihosting enable，再continue—— 这时 M4 才会开始执行。这是嵌入式开发中“玄学调试”的根源：你以为在调 M4，实际在调 M7 的启动胶水代码。

5.3 双核死锁的终极排查：用DBGMCU_CR的DBG_STANDBY位冻结总线

当系统卡死，JTAG 连不上，怀疑是双核死锁（如 M7 等 M4 信号量，M4 等 M7 共享内存更新），手册 p.205 的DBGMCU_CR寄存器是最后救命稻草。该寄存器的DBG_STANDBY（位 2）、DBG_STOP（位 1）、DBG_SLEEP（位 0）位，可强制在低功耗模式下保持调试逻辑运行。

更狠的是：设置DBGMCU_CR.TRACE_IOEN = 1（位 5），可启用 SWO（Serial Wire Output）引脚输出 ITM（Instrumentation Trace Macro）事件。在 M7/M4 代码关键路径插入ITM_SendChar('M')，当系统卡死时，用逻辑分析仪抓 SWO 波形，就能看到最后执行的是 M7 还是 M4 的哪条指令——这比任何软件日志都直接，因为 ITM 输出是硬件旁路，不依赖 CPU 执行。

我曾在一个伺服驱动项目中，用此法发现 M4 在while(1) { if(shared_flag) break; }中空转，而 M7 因 Flash 擦写BSY未清零，从未设置shared_flag。根源是 M7 的擦除代码忘了while(FLASH_SR1.BSY);，导致shared_flag写入被延迟。

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