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简介：这份资料汇集清华大学模拟电子技术与数字电子技术两门课程的期末试卷，面向高校电子类专业学生及考研备考者，用于检验课堂学习效果、熟悉名校命题风格与查漏补缺。压缩包内共1个doc文档，约30KB，以文字版试题为主，便于打印练习与整理笔记。目前已有1398人学习下载，具备一定的参考热度。从内容看，数电试卷覆盖触发器波形分析、RAM字位扩展、74LS136译码器存储量计算、移位寄存器串接判断、施密特触发器与多谐振荡器周期占空比计算、74LS160构成五进制与七进制计数器、时序电路驱动方程与状态转换图、74LS194配合ROM与CB7520的综合作图，以及开放性模块功能判别等题型，兼顾基础概念与综合设计。模电部分则可用于对照复习放大电路、反馈与运放等常见考点。整体适合作为阶段自测与考前模拟的练习素材，帮助读者定位薄弱章节并针对性强化。

1. 从一道“Smile 器件”题看这场考试到底考什么

数字电子技术基础的期末卷，最能拉开差距的往往不是那些你背得滚瓜烂熟的触发器画波形，而是一道看起来像“送分”的器件特性题。给定一个双输入 A/B、单输出 C 的器件，A/B 有一个或都小于 1V 时 C 至少为 2.5V，A/B 均大于 2V 时 C 小于 0.5V，让你判断 C 与 A/B 的逻辑关系，再反推 V(OLmax)、V(ILmax)、V(OHmin)、V(IHmin)。很多人第一眼懵，因为它把“逻辑电平”和“电压区间”揉在一起考，本质是在问：你知不知道门电路的输入输出电平容限是怎么定义的。这场考试考的不是你会不会背公式，而是你能不能把波形、方程、状态图、时序参数这几套语言互相翻译。拿分的关键在于：基础波形题不丢分，综合设计题拿步骤分，时序计算题把公式和单位写清楚。这份卷子适合已经过了一遍教材、正在刷真题找手感的人，也适合想搞清楚“期末到底会挖哪些坑”的备考者。

2. 高频考点拆解：从触发器波形到 RAM 扩展的必考清单

2.1 触发器波形题：同步 RS 与主从 JK 的画法差异

卷子第一题就是硬菜：给定初始 Q=0，根据输入画输出波形，分别考同步 RS 触发器和主从 JK 触发器，而且 CP 信号和书上一般题目不一样。这类题面试官最想听的是你有没有抓住“同步”和“主从”这两个词背后的时序含义。同步 RS 触发器的输出只在 CP 有效电平期间跟随输入变化，CP 无效时保持；主从 JK 则是主触发器在 CP 高电平期间采样，从触发器在 CP 下降沿翻转，所以输出波形永远比输入“慢半拍”到下降沿才更新。

答题时按这个顺序走：先标出 CP 的每个有效边沿或有效电平区间，再逐段判断输入组合，最后画 Q 和 Q 反。同步 RS 要注意 R、S 同时为 1 的禁止态，波形上通常画成不定或保持，具体看题目约定；主从 JK 要注意一次变化问题——在 CP 高电平期间 JK 变化多次，主触发器只认第一次能翻转的状态，这个坑几乎年年有人踩。

提示：画波形前先在草稿上把 CP 分成若干区间，每个区间写一个“保持/置 1/置 0/翻转”的字，再落笔，比直接画省一半修改时间。

2.2 判断题里的“章节扫描”：OC 门、三态门、施密特、ROM、FPGA、A/D

第二题判断题覆盖面很广，第二章的 OC 门和三态门、第三章的组合与时序电路特点、第六章的施密特触发器、第七章的 ROM、第八章的 FPGA、第九章的直接 A/D 转换器。这类题单题分值不高，但错两三个就掉一个档次。高频判断点集中在几处：OC 门输出端可以直接线与，但必须外接上拉电阻；三态门有三种输出状态，高阻态不是逻辑 0 也不是逻辑 1；组合电路没有记忆，时序电路有反馈和记忆；施密特触发器有两个不同的阈值，用于整形和抗干扰；ROM 属于组合逻辑性质的存储器，地址输入决定数据输出；FPGA 基于查找表实现逻辑，掉电后 SRAM 型配置丢失；直接 A/D 转换器转换速度快但分辨率受限。

答题思路是“先定性再定细节”：判断题先判断大方向对错，再想有没有“必须”“一定”“只能”这类绝对化词，绝对化往往是错的信号。比如“三态门输出可以直接线与”就是错的，能线与的是 OC 门。

2.3 RAM 存储量与字位扩展：一道题串起三个计算

第三题给定 RAM 单元的字数和位数，要求写存储量、进行字/位扩展、再用一个 74LS136 3-8 译码器算能实现多少存储量。这是典型的“一题三问、层层递进”设计。存储量就是字数乘位数，单位写清楚是 bit 还是 Byte，别混。字扩展是增加地址线、用译码器片选；位扩展是数据线并联、地址线共用。用 3-8 译码器做片选，能选的片数是 8，每片容量乘以 8 就是总容量，但要注意译码器输出有效电平与 RAM 片选极性的匹配。

这类题通常这么答：先画扩展框图，标清地址总线、数据总线、片选信号走向，再写容量算式。面试官看的是你有没有“地址线决定字数、数据线决定位数”这条主线，而不是死记某个型号。

# 容量计算通用式（以 bit 为单位） # 总存储量 = 字数 × 位数 # 字扩展后字数 = 单片字数 × 片数 # 位扩展后位数 = 单片位数 × 并联片数 # 译码器片选：n 线译码器最多选 2^n 片

上面这段不是代码，是把容量关系写成可套用的式子。参数含义：字数由地址线条数决定，位数由数据线条数决定，片选由高位地址经译码器产生。失败时先看地址线有没有重叠、片选有没有同时有效。

2.4 触发器串联构成移位寄存器的判断

第四题给 5 个触发器，判断哪些能直接串连构成移位寄存器，候选包括主从 JK、D、T'、同步 RS、基本 RS。判断标准只有一条：能不能在时钟控制下稳定地把前一级状态传到后一级，且不产生空翻或不定态。D 触发器最直接，Q 接下一级 D 即可；主从 JK 把 J、K 接成 T' 或固定接法也能用，但要注意主从结构的一次变化问题；T' 触发器每个时钟都翻转，不能直接当移位寄存器用；同步 RS 在 R=S=1 时有禁止态，串连有风险；基本 RS 没有时钟控制，不能同步移位。

答题时逐个说“能/不能 + 理由”，理由落到“有无时钟控制、有无不定态、能否单步传递”。这类题失分多半是因为只写结论不写原因。

3. 综合设计题：计数器、多谐振荡器与时序电路分析

3.1 用 74LS160 搭五进制/七进制可切换计数器

第六题要求 M=0 时五进制、M=1 时七进制，原料是 74LS160，还要标输入信号和进位输出，且进位输出宽度不小于一个 CLK 周期。74LS160 是同步十进制计数器，有同步置数、异步清零。实现 N 进制常用反馈清零或反馈置数：五进制可以在计到 4 时产生清零或置数信号，七进制在计到 6 时动作。M 作为模式选择，用与门/或门把两种反馈条件合并到清零或置数端。

关键在进位输出宽度：如果直接用计数到某值的译码脉冲，宽度只有一个 CLK 周期的一部分，不满足“不小于一个 CLK 周期”。稳妥做法是用触发器把进位信号锁存一个周期，或者用计数器的进位输出端配合逻辑门展宽。答题时先画状态表，再画电路，最后标清 M 的控制路径。

// 伪代码示意五/七进制切换的反馈条件（非实际可综合代码） // 计数值 cnt 从 0 开始 // M=0：cnt 到 4 时反馈置 0，共 5 个状态 // M=1：cnt 到 6 时反馈置 0，共 7 个状态 function feedback(cnt, M) { const target = M === 0 ? 4 : 6; // 五进制终值 4，七进制终值 6 return cnt === target; // 产生置数/清零使能 }

这段伪代码把“模式选择决定终值”讲清楚：target 由 M 决定，feedback 为真时执行清零或置数。实际电路里这个比较用与非门加反相器实现，M 接到门的一个输入即可。注意 74LS160 的清零是异步的，置数是同步的，选哪种会影响状态数是否多一个毛刺状态，答题时要说明你选的是哪一种。

3.2 多谐振荡器：波形、周期与占空比计算

第七题给定多谐振荡器，要求画波形并算周期和占空比。这类题的核心公式是电容充放电时间 t = R·C·ln(…) ，占空比等于高电平时间除以周期。如果是 555 构成的多谐振荡器，充电经 R1+R2、放电经 R2，占空比永远大于 50%；要得到 50% 以下需要加二极管或改用其他拓扑。答题时先标出电容电压的上下限，再算两个时间常数，最后写周期和占空比表达式，单位统一到 ms 或 μs。

注意：算占空比时别把充电时间和放电时间搞反，充电对应高电平还是低电平取决于电路接法，画波形时在图上标清楚。

3.3 时序电路分析：驱动方程、状态图与时序参数

第八题给一个双 D 触发器加与非门构成的时序电路，要求写驱动方程、状态方程、输出方程，画状态转换图，再根据给定的 T(pd)、T(cd)、T(setup)、T(hold) 求输入需要的建立保持时间和 CLK 最小周期。这是整卷最像“综合能力测试”的一题。写方程按“从输入到触发器输入端列式，再代入特征方程得次态”的顺序；状态图按现态到次态列表画圈和箭头；时序计算用最坏路径：CLK 周期 ≥ 触发器 T(cd) + 组合逻辑最大延迟 + T(setup)，再考虑时钟偏斜。

面试官最想听的是你有没有分清 T(cd)（时钟到输出延迟）和 T(pd)（传播延迟）在路径里的位置。输入建立保持时间则要看输入到触发器的路径上有没有经过组合逻辑，经过就要把组合延迟算进去。

4. 易错点：这五类题年年有人翻车

4.1 主从 JK 波形忽略“一次变化”

错在哪：CP 高电平期间 J、K 多次变化，考生按每次变化都更新主触发器状态，画出来的波形多翻了几次。为什么错：主从 JK 在一次 CP 高电平内主触发器只允许翻转一次，后续变化被封锁。怎么答对：在 CP 高电平区间只认第一次能使主触发器翻转的输入组合，后面一律按保持处理，并在波形旁标注“一次变化”。

4.2 RAM 扩展把字扩展和位扩展的地址线接反

错在哪：位扩展时把高位地址拿去做片选，字扩展时又把数据线并联。为什么错：字扩展靠增加地址位选片，数据线共用；位扩展靠数据线并联凑位数，地址线共用。怎么答对：先问“要增加字数还是位数”，字数增加走译码片选，位数增加走数据线并联，画框图时把地址总线和数据总线分开画。

4.3 计数器进位输出宽度不达标

错在哪：直接用计数终值的译码脉冲当进位，宽度只有一个门延迟量级。为什么错：题目明确要求不小于一个 CLK 周期，译码脉冲不满足。怎么答对：用触发器锁存进位使能一个周期，或利用计数器自带的进位输出端加展宽逻辑，并在图上标出宽度。

4.4 时序参数计算漏掉组合逻辑延迟

错在哪：CLK 最小周期只写 T(cd)+T(setup)。为什么错：触发器输出到下一级触发器输入之间通常有组合逻辑，这段延迟必须计入。怎么答对：列出“时钟到输出 + 组合逻辑最大延迟 + 建立时间”三项，再叠加时钟偏斜的余量，写清每一项对应哪个器件参数。

4.5 开放性模块识别题只猜名字不给依据

错在哪：第十题给 5 个模块的输出波形，让判断可能是什么电路，考生只写“这是计数器”“这是振荡器”。为什么错：开放性题给分看推理链，不看结论。怎么答对：从波形特征反推——周期规整的方波想到多谐振荡器，阶梯状输出想到计数器或 D/A，随输入渐变的想到施密特整形，每条结论后面跟一句“因为波形呈现……特征”。

5. 最后一道大题怎么拿分：开放性模块题的答题套路

第十题是整卷最容易被低估的题：给 5 个模块和各自输出波形，判断每个模块可能是什么电路或起什么功能，再从 5 个里选两个画电路原理图。很多人前面计算题耗太久，到这题只剩十分钟，草草写几个名字就交卷，结果步骤分全丢。这类题的给分逻辑和前面计算题不一样，它考的是“从行为反推结构”的能力，答案不唯一，但推理必须自洽。

我的做法是固定走三步。第一步，给每个波形打三个标签：周期是否规整、幅度是否离散、与输入有无相位关系。周期规整的方波优先想多谐振荡器或时钟源；幅度只有高低两档且随计数递增的，想计数器或分频器；输出随输入缓慢变化、边沿变陡的，想施密特触发器整形；输出是输入延迟若干拍的，想移位寄存器。第二步，把标签和教材模块对号入座，每个判断写一句依据，比如“该波形高低电平持续时间不等且周期恒定，符合 555 多谐振荡器充放电时间不同的特征”。第三步，选两个你最有把握的模块画原理图，画的时候标清器件型号、引脚连接和关键参数，宁可画得简单也不要画错引脚。

画原理图时有个血泪经验：先画电源和地，再画信号流向，最后补参数。我见过太多人信号线画得漂亮，器件忘了接电源，阅卷时直接判图不完整。选模块也有讲究，选两个你背得最熟的，比如多谐振荡器加计数器，别为了显得厉害去选 FPGA 配置电路，画错一个引脚反而扣分。

从那以后我每次遇到这种“给波形猜电路”的题，都强制走一遍“打标签—写依据—画熟图”的流程，哪怕时间紧也至少把依据写全，因为结论分可以丢，推理分不能丢。这份卷子里的十道题，从触发器波形到开放性模块识别，覆盖的正是期末最容易反复出现的套路，把它当模拟卷掐时间做一遍，比泛读三章教材管用。希望帮到你。

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