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简介：面向高校软工专业 FPGA 课程实验的报告文档，适合刚接触数字系统设计、需要完成 ISE 与 VHDL 入门实验的学生对照参考。内容围绕简单逻辑门的 RTL 描述、结构化与层次化设计展开，覆盖新建工程、编写 MY_AND2 与 MY_OR2 实体、在顶层 AND_OR 中例化子模块、端口定义与信号连接、语法检查、生成原理图以及仿真测试和实验总结等环节，可帮助读者理解自顶向下设计流程和基础 RTL 编码方法。资源包共 1 个 docx 文件，大小约 267KB，篇幅集中，便于直接查阅实验原理、实现步骤、测试结果与报告总结模板。已有 345 人学习，适合用作实验预习、报告撰写参照和 ISE 基础操作查漏补缺。

1. 层次化设计到底在做什么：两块逻辑门如何拼出一个小电路

很多人第一次翻开 FPGA 实验报告，看到“层次化工程”这几个字都会愣一下，以为要画出多复杂的电路。实际情况朴素得多：手上有两块最普通的逻辑门，一块与门、一块或门，先把它们各自的 RTL 描述写清楚，再由一个顶层模块把这两块门“请”进来、用一根线连上，一个小小的组合电路就成型了。层次化设计说的就是这件事——把一个数字系统按功能切成若干小模块，每块单独写、单独验证，最后在上层像搭积木一样拼起来。搞懂它不是为应付一次实验，而是因为 FPGA 工程里几乎所有项目都是这副骨架，看懂了骨架，别人写的代码才不再是一地散落的零件。

2. 电路为什么要分层：从“零件车间”到“总装线”的类比

2.1 顶层与子模块：谁负责造零件，谁负责拧螺丝

把一份层次化工程想成一家小工厂。MY_AND2是一个专门做“与”运算的车间，MY_OR2是另一个专门做“或”运算的车间，它们各自只关心自己那点活：进来两根线，出去一根线。真正把它们串起来的是总装车间，也就是顶层模块AND_OR——它自己不生产任何逻辑，只负责把两个零件搬到位、按顺序接上，然后对外开两个输入口、一个输出口。

这个分工带来的第一个好处是“看得懂”。顶层文件往往只有十几行，读它就像读一张装配说明：先放与门，再放或门，中间那根线接到哪里。你不需要钻进每个零件的内部去理解整个系统在干什么，该看细节的时候再翻到对应模块。反过来，如果三样东西全塞在一个文件里，读代码的人就得同时理解零件和接线，脑子里的负担一下翻好几倍。

第二个好处是“改得动”。假设后来发现这个电路其实需要三输入的与门，你只需要动MY_AND2这一个文件，顶层那句话基本不用重写（端口名字对得上就行）。模块被十处引用也没关系，改一次，十处同时生效。这种“一处修改、处处受益”的特性，正是分层设计在真实项目里被反复采用的原因。

第三个好处藏在验证环节。子模块可以脱离整机单独测：给与门喂四种输入组合，输出对不对一目了然。等到整机出问题，你至少能先把“零件本身是好的”这个可能性排除掉，排查范围立刻缩小一半。

2.2 分层真正的价值：把“连线”变成“接口合同”

初学者容易把分层理解成“把代码拆成几个文件，看起来整齐”。整齐只是副产品，真正值钱的是接口。每个模块的端口列表，就是一份白纸黑字的合同：我提供哪几个插口，每个插口是进还是出，位宽几位，信号类型是什么。合同一旦定下来，车间内部怎么装修，总装线完全不用管。

打个比方，墙上的插座就是接口。你做装修时不需要知道发电厂里锅炉怎么烧，只要插头规格对得上，电器就能用。层次化设计把这种“规格先行”的思维搬进了电路：顶层的代码只跟合同打交道，不跟实现打交道。

这也解释了一个常见现象：老练的开发者改动代码时，往往先改端口，再改内部。因为端口一改，所有引用它的地方都会立刻报错——这不是麻烦，这是护身符。编译器在你还没上板之前，就把所有“接错线”的地方指出来了。

提示：端口名尽量写清含义（比如in1、mid、out_y），不要图省事用a、b、c通吃。三个月后回来看代码的人，只有你自己。

2.3 端口、内部信号、例化语句：撑起一个层次的三个零件

一个层次化工程里，翻来覆去就是三样东西在起作用。端口（port）决定对外长什么样；内部信号（signal）是车间之间的内部走线，外面看不见；例化语句则负责把零件搬进当前架构。下面这段是子模块的写法，端口只有两个输入一个输出，内部就一句逻辑关系：

-- 子模块：二输入与门，对外只暴露三个插口 library ieee; use ieee.std_logic_1164.all; entity MY_AND2 is port ( a : in std_logic; -- 输入一 b : in std_logic; -- 输入二 y : out std_logic); -- 输出 end entity MY_AND2; architecture rtl of MY_AND2 is begin y <= a and b; -- 行为写法：一句话交代“与”的关系 end architecture rtl;

顶层则换一种思路：不再写逻辑表达式，而是把两个零件插进来，用一根内部信号把它们串上。注意component声明只是告诉编译器“这个零件长什么样”，真正的硬件在别处定义，这里不重复实现。

-- 顶层：把两个子模块当零件插进来，中间那根线用内部信号表示 entity AND_OR is port ( in1 : in std_logic; in2 : in std_logic; out_y : out std_logic); end entity AND_OR; architecture structural of AND_OR is signal mid : std_logic; -- 内部连线，不对外露脸 -- 组件声明：相当于把零件的规格书贴在这里 component MY_AND2 is port ( a : in std_logic; b : in std_logic; y : out std_logic ); end component; component MY_OR2 is port ( a : in std_logic; b : in std_logic; y : out std_logic ); end component; begin -- 例化标号 U1、U2 必须唯一，相当于给零件贴上编号 U1 : MY_AND2 port map ( a => in1, b => in2, y => mid ); U2 : MY_OR2 port map ( a => mid, b => in2, y => out_y ); end architecture structural;

几个参数值得单独说清。signal mid是模块内部的一根导线，它既不进也不出，只在architecture声明区里活着，出了这个文件就没人认识它。port map里用=>做名字映射，左边是零件上的插口名，右边是当前模块里接上去的那根线；写成位置映射（只写in1, in2, mid）也能编译，但一旦零件端口顺序调整，接线就全错，而编译器未必报错——这是血泪经验里最常见的一条。

例化标号U1、U2看着多余，其实是层次结构在综合后留下的坐标。后面看综合报告、看原理图、定位时序问题时，工具就是用这个标号指路的。同名标号出现在同一个架构里，工具会直接报重复定义。

3. RTL 描述到底描述了什么：一行代码背后的电路

3.1 行为描述和结构描述：一个说“做什么”，一个说“怎么接”

描述同一块电路，至少有两条路可以走。第一条是行为描述，直接写“输出等于两个输入相与”，像写一句结论；第二条是结构描述，写“这里放一个与门，那里放一个或门，用线连起来”，像画装配图。前者关心结果，后者关心构造。

用生活里的例子对照会更清楚。食谱上写“把鸡蛋打发到提起打蛋器呈尖角”，这是在描述结果状态，不规定你用几档速度、什么牌子打蛋器——这是行为描述。而宜家的组装说明书一页页画着螺丝、木板、编号，告诉你第几步装哪块——这是结构描述。

RTL 描述处在这条光谱中间偏行为的一侧。它不像纯行为级那样可以随意写延时、读写文件、用循环等待（那些往往不可综合），也不像门级那样精确到每一个与非门。它关心的是“每个时钟沿到来时，数据从哪个寄存器流到哪个寄存器，中间经过了什么运算”。这份实验里的与门、或门太小，还不涉及时钟，但只要往后走一步到计数器、状态机，RTL 这个词就会天天出现。

两种写法各有各的适用场合。逻辑关系简单、只有一两行的时候，行为写法最省事；电路规模上去了、需要在不同项目里复用的时候，结构写法的优势就出来了——因为它把“有哪些零件”和“零件怎么接”分开摆，改接线不动零件，换零件不动接线。

3.2 entity 管接口，architecture 管内部：VHDL 的分工哲学

VHDL 把“对外长什么样”和“内部怎么实现”硬性拆成两半，这在编程语言里不常见。entity只写端口，一句话逻辑都没有；architecture里才有真正的实现。这种拆分看上去啰嗦，实际解决了一个很实际的问题：同一个接口可以有好几套实现。

比如一个加法器，你可以先写一版最简单的行为实现跑通仿真，后面换成流水线实现，端口一个都不动，上层代码完全无感。对照到软件世界，这有点像“接口定义”和“实现类”的关系，但硬件里这个区分更刚性——因为接口对应的是真实的金属引脚和走线，它一旦定下来，物理层面就有了约束。

写entity时有个细节容易被忽略：端口方向和类型必须一次写对。in写成out、std_logic写成std_logic_vector，后面的错误会连锁反应，报错信息往往指向上层调用处而不是问题源头，找起来很费劲。所以在动手写实现之前，先把端口列表对着方块图核一遍，是最省时间的做法。

3.3 语法检查与生成原理图：代码写完后的第一道后悔药

代码敲完，第一件事不是上板，是让工具读一遍。语法检查干的是最机械的活：括号配平没有、关键字拼错没有、端口名和声明对得上没有、库文件引了没有。这类错误人眼扫十遍也可能漏掉一个分号，工具零点几秒就能指出来。

语法过了以后，集成环境能把代码反推成一张原理图。这张图不是谁画上去的，是工具按你的代码“理解”出来的电路结构：哪几个模块、谁在谁里面、中间几根线。它的价值在于对照——你脑子里想的电路，和编译器读出来的电路，是不是同一个。

翻车往往就翻在这个对照上。写条件分支时少写一个else，工具会默默给你生成一个锁存器，代码看着没毛病，原理图上多出一个不该有的存储元件；端口方向写反，图上的信号流向会拧过来；例化时用位置映射而端口顺序恰好变了，图上的接线跟你预期完全不同。这些错误语法检查一律放行，只有看图才能发现。

注意：原理图是“工具的理解”，不是“你的意图”。两者一致才算过关，不一致的时候，永远以工具为准去改代码。

4. 集成环境里的三个工位：新建工程、综合、仿真各管什么

4.1 新建工程不是建文件夹：那些下拉框到底在选什么

第一次新建工程的人，多半会被一串下拉框问住：器件家族、具体型号、封装、速度等级、综合工具、仿真工具。这些选项看着像例行公事，其实决定了后面每一步用什么库、按什么规则检查。

器件型号决定了芯片内部有多少可配置逻辑资源、多少个引脚、支持哪些电平标准。选错了型号，代码本身可能照样编译通过，但综合出来的资源占用、引脚分配全会对不上，最后卡在上板那一步。工程文件本身也不是一堆源码的文件夹，它更像一份索引：记录源文件清单、哪个是顶层、约束文件放在哪、用的是哪套综合设置。很多人换电脑后打不开工程，问题常常出在这份索引里记的是绝对路径。

流程上的顺序也有讲究。先把源文件加进工程、指定顶层，再谈综合；顶层没指定或者指定错，工具会把某个子模块当成整机去综合，报出一堆“端口没接”的警告，看着吓人，其实只是没告诉它谁是总装线。

4.2 综合与仿真：一个把代码变成门，一个把门跑成波形

这两个词常被混着用，实际干的是完全不同的两件事。综合是把 RTL 代码翻译成门级网表——工具会把你写的逻辑映射到芯片里那些可配置的查找表和触发器上，再配上连线资源。翻译完之后，代码就不存在了，剩下的是一张“哪个资源连哪个资源”的清单。

仿真则完全不碰物理。它给电路喂一组输入激励，按理想模型算出输出，把结果画成波形。没有走线延迟，没有电压高低，只有逻辑上的 0 和 1。所以仿真跑通只能说明一件事：在理想情况下，你的逻辑关系是对的。

两者串在同一条流水线上，但失败原因完全不同。综合报错，多半是代码里有不可综合的写法，或者端口连接有问题；仿真结果不对，多半是逻辑本身错了，或者测试激励给得不到位。分不清这两类问题，就会在错误的方向上折腾半天。

举个常见的场景：仿真波形一片平直，输出始终是 0。新手第一反应是代码写错了，实际可能是激励文件里根本没给输入赋值，或者复位信号一直压着没放开。把波形窗口拉到最左边看一眼输入信号有没有动，往往比逐行读代码快得多。

4.3 原理图和波形图各自能证明什么、证明不了什么

原理图能证明结构：模块层次对不对、例化了几次、内部信号接去了哪里。它证明不了功能，因为图上不显示逻辑值。

波形图能证明功能：给定这组输入，输出是不是符合预期。它证明不了时序，因为理想模型里没有延迟；也证明不了引脚接得对，因为仿真根本不关心你的信号最后从哪根腿出去。

还有一层容易被忽略：这两样都证明不了“约束写对了”。实际芯片上，时钟从哪个引脚进来、每个信号分配到哪个物理引脚、走线延迟有多大，全靠约束文件规定。约束漏写或者写错，仿真再漂亮也可能上板不动。所以完整的验证链条是：语法检查过关、仿真波形符合预期、原理图结构对得上、约束文件核对无误，四关都过了再谈烧进板子。

5. 五个最容易混的概念：初学者踩坑清单

5.1 FPGA 和单片机、专用芯片的区别：都能跑逻辑，但跑法完全不同

易混点在于，这三样东西在普通人眼里都是“一块黑芯片”，都能让灯亮、让电机转。之所以会混，是因为很多入门项目用哪个都能做，看不出差别。

区别在于执行方式。单片机按指令一条条走，程序存起来，取指、译码、执行，天生是串行的；FPGA 内部是一大片可配置的逻辑资源和连线，你把电路“长”进去，所有模块同时工作，天生是并行的；专用芯片在流片那一刻就定死了功能，便宜、快，但改不了。判断该用哪个，看一件事：你的任务是不是需要大量并行处理、是不是需要反复修改硬件行为。需要，就往 FPGA 这边靠；只是做个顺序控制、跑个界面，单片机更省事。

5.2 结构化描述与层次结构描述：一个说的是写法，一个说的是组织

这两个词长得太像，教材里又常常并排出现，很容易被当成同一件事。混淆的根源在于它们共享“结构”二字。

区分的关键是问一句：你在说“怎么写”，还是在说“怎么分”？结构化描述回答的是写法问题——不用逻辑表达式，而用例化和连线来搭电路。层次结构描述回答的是组织问题——整个电路分成几层，谁调用谁，顶层是谁。一份层次化的工程里，某一层可能用结构化写法（全是例化），另一层可能用行为写法（一句表达式搞定），两者并不冲突。反过来，一个完全平铺、没有任何子模块的电路，也可以整篇都用结构化写法。

5.3 RTL 级、门级、行为级：抽象层次不同，能不能综合也不同

三个词都描述“代码处在什么抽象高度”，但边界模糊。混淆的原因是教材常常先讲行为级，再讲 RTL，最后讲门级，三者又都能写出功能相同的电路。

区分可以抓两个抓手。一是看有没有时钟概念：RTL 明确描述“每个时钟沿数据怎么流”，行为级可以完全不提时钟，门级则是时钟树和触发器的直接连接。二是看能不能综合：行为级里像文件读写、任意延时、循环等待这类写法，仿真器认，综合工具不认；RTL 和门级基本都能落到硬件上。刚上手时记住一句就够：写进工程的代码，尽量往 RTL 靠，纯行为写法留给测试激励。

5.4 模块例化与软件函数调用：长得像，语义差得远

这是软件背景的人最容易栽的一跤。代码形式上一个U1 : MY_AND2 port map (...)确实很像一次函数调用，看起来“调用了一次，执行完就结束了”。

真实语义完全不同。函数调用是运行时的动作：程序走到这一行，进去执行，算完返回，一次只有一个。例化是“复制一份硬件实体”：你写两次例化，芯片上就真有两份电路同时存在、同时工作，没有先后之分。这解释了一个常见困惑——为什么在两个模块里都对同一个信号赋值会出错？因为它们不是先后覆盖，而是两根线硬接在一起，物理上短路了。判断自己有没有转过弯来，就问一句：这段代码描述的是“步骤”，还是“存在的东西”。

5.5 语法检查通过、仿真通过，都不等于能上板

这是最贵的一课。语法检查只管格式，仿真只管理想逻辑，两者都不涉及物理世界。混淆的原因很自然：前两关都过了，人会本能觉得“应该没问题了”。

真实板子上还有三样东西没被覆盖：时序（信号传播需要时间，路径太长就赶不上时钟沿）、引脚（约束文件把信号分配到具体物理引脚，写错就接到别处去了）、电平（不同引脚组支持的电压标准不一样）。所以判断能不能上板，得看约束有没有核对、时序报告有没有违规，而不是看仿真波形漂不漂亮。踩过一次“波形完美、板子不动”的坑，后面就会老实了。

6. 什么时候该分层，什么时候别硬拆：一份边界判断

层次化是好工具，但不是所有场合都值得动用。判断标准其实很朴素：这个模块会不会被用到第二次，以及别人要不要单独验证它。

最后这条边界值得多说两句。很多人急着分文件，结果端口设计得不成熟，改一次端口就要回去把所有上层例化改一遍，改到最后开始怀疑分层是不是没用。问题不在分层，在于顺序反了——先把方块图和端口在纸上画清楚，再动手写代码，后面几乎不用返工。

我自己有过一次教训。有回图省事，把与门、或门还有顶层全塞进同一个architecture里，觉得反正就三个门。两周后任务要求改成三输入，我改了一个表达式，发现所有中间信号都挤在同一个作用域里，动一处牵动全身，只能重写；重画完原理图又跟预期对不上，来回核了两遍才找到那根接错的内部线。从那以后我每次动手写端口之前，都先在纸上画三个方块、标好进出的箭头，再开始敲代码——这个习惯后来帮我省下的时间，远多于画图那五分钟。希望帮到你。

这份实验报告里把原理、步骤、原理图对照和测试结果按顺序整理了一遍，端口命名、组件声明、例化标号这些细节都留在文档里，需要对照着自己走一遍的话，收好它慢慢看就行。

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