华为手机打出真小字：Unicode上标下标字符输入指南
2026/10/28 4:13:13
简介：面向硬件工程师与高速数据采集设计者的AD9513中文数据手册PDF，聚焦三路延时可调的800MHz时钟分配芯片与分频器。内容梳理差分时钟输入、三路LVDS/CMOS输出、1至32整数分频、相位选择粗延时与最高11.6ns精细延时，并列出输出抖动、传输延迟、电平及温度特性等参数，强调低抖动、低相位噪声对数据转换器性能的影响，适合严格时钟质量系统设计。压缩包仅含1个PDF文件，约1.52MB，便于随查随用。手册还说明引脚四级逻辑配置、LFCSP封装与供电要求，覆盖ADC/DAC、无线收发器、仪器、宽带基础设施和ATE等场景，并给出延迟元件三档满量程及16级微调、内部偏置与参考电压设置，可辅助芯片选型、时钟树设计与调试排查，也可作为器件替换和参数核对的参考。已有399人学习下载。
1. 拿到AD9513分频器中文数据手册先别翻参数：三类时钟树问题它真能接住
这份AD9513分频器中文数据手册，核心不是背参数，而是把三路时钟分配芯片的配置链路一次对齐。它是一颗3.3V、32引脚LFCSP封装的时钟分配与分频器件：1.6GHz差分输入，三路输出可独立设LVDS或CMOS，每路分频1至32，OUT2还有1.8ns、6.0ns、11.6ns三档模拟延迟。适合正在给高速ADC/DAC、DDS/DDC/DUC、无线收发器或ATE做时钟树的人。反直觉的一点：先看S0-S10配置表和SYNCB同步，不要先盯相噪曲线；配置错了，300fs rms的附加抖动根本轮不到你评估。另外，“三路延时可调”不等于每路都有11.6ns延迟块，只有OUT2有模拟延迟，别把它当成三路独立延迟线。先把这层边界认清，再翻参数表。
2. 把AD9513时钟链拆成四段：1.6GHz输入到三路LVDS/CMOS输出的选型账
2.1 输入、分频、相位、延迟四段链路怎么对应手册章节
我一般先把AD9513画成四段链路，而不是一上来就抄参数表。第一段是CLK/CLKB差分输入，输入级自偏压，信号建议交流耦合；如果非要用单端，只耦合CLK，CLKB用电容旁路到干净的交流地。手册里给得很明确：输入频率0至1.6GHz，灵敏度150mVp-p，输入共模电压典型1.6V，共模范围1.3V至1.8V，输入电阻4.0kΩ至5.6kΩ，输入电容2pF。压摆率要求1V/ns，低于这个值抖动、相位噪声和传播延迟指标都会打折。很多人只看频率够不够，忽略了压摆率，最后相噪曲线一塌糊涂，这是典型的翻车点。
第二段是三个独立分频器，分频比1至32的整数，divide=1就是旁路。分频器输出决定三路最终频率，也决定相位偏移的分辨率。第三段是相位选择器，主要给OUT1和OUT2做输出间相位对齐，分辨率是一个输入时钟周期tCLK，不是连续延迟。第四段是OUT2的模拟延迟块，满量程1.8ns、6.0ns、11.6ns，每档16级微调。四段链路对应手册里的时钟输入规格、功能说明、表11至表16、同步章节和延迟模块描述；读表顺序也应按这个顺序走，先确认输入能不能接住，再算分频和相位，最后才看OUT2延迟够不够。
设计落点很实际：先定输入频率和压摆率，再定每路分频比，再算相位步长，再判断OUT2延迟是否小于时钟半周期。常见误用是把相位选择当成连续延迟，或者把OUT2的11.6ns满量程直接套到100MHz时钟上。手册明确写了延迟量限制在时钟周期的二分之一以下，100MHz周期10ns，半周期5ns，11.6ns档根本不能用。这个边界不先算，后面选码全是白费。
2.2 LVDS还是CMOS：按频率、负载和抖动预算做取舍
三路输出都能独立选LVDS或CMOS，但两者的适用边界差别很大。LVDS是差分输出，手册标称最高800MHz，端接100Ω差分，差分输出电压VOD典型350mV，范围250mV至450mV，输出偏移电压VOS典型1.23V，范围1.125V至1.375V，上升时间200ps至350ps，下降时间210ps至350ps。附加输出抖动典型300fs rms。这个组合适合高频、低抖动、走线稍长的点对点时钟分配，尤其是给高速ADC/DAC、DDS/DDC/DUC做时钟。
CMOS是单端输出，最高250MHz，手册测试条件是5pF负载、终端开路，VOH为VS-0.1V @1mA负载，VOL为0.1V @1mA负载，上升时间650ps至865ps，下降时间650ps至990ps，测试负载CLOAD=3pF。CMOS的好处是接口简单、可以直接进FPGA或数字芯片，缺点是负载敏感、功耗随频率上升，而且单端走线容易受干扰。频率超过250MHz就必须走LVDS，这不是偏好问题，是器件上限。频率低、走线短、接收端就是CMOS输入时，用CMOS更省事，但一定要把负载电容压住。
抖动预算也要按逻辑类型分开算。手册给出LVDS输出附加时间抖动约300fs rms，CMOS输出也有300fs rms级的数据，但跨逻辑类型时输出偏移会变大，LVDS至CMOS的输出偏移标称510ps。也就是说，同一颗器件里一路LVDS、一路CMOS，做严格对齐时要给510ps量级的偏斜留余量。实际选型我一般按这个顺序：先看接收端电平和频率上限，再看走线长度和负载，最后把附加抖动与源抖动做平方根和。源时钟抖动往往占主导，但附加抖动不能拍脑袋忽略，尤其是多级分配之后。
| 对比项 | LVDS输出 | CMOS输出 |
|---|---|---|
| 最高频率 | 800MHz | 250MHz |
| 输出形式 | 差分，100Ω端接 | 单端，OUTB为反相输出 |
| 输出幅度 | VOD 250mV至450mV | VOH约VS-0.1V，VOL约0.1V |
| 边沿时间 | 上升200ps至350ps，下降210ps至350ps | 上升650ps至865ps，下降650ps至990ps，CLOAD=3pF |
| 负载敏感度 | 较低，但端接必须正确 | 较高，5pF负载是硬条件 |
| 典型场景 | 高速数据转换器、长走线、低抖动分配 | 短距离数字芯片、低频CMOS接口 |
2.3 用表格把关键参数落到设计输入
把手册参数转成设计输入，最好一张表落地，不要散着看。下面这些项是我评审时钟板时必勾的，缺一项后面都可能返工。
| 参数 | 手册值/条件 | 设计动作 | 越界风险 |
|---|---|---|---|
| 输入频率 | 0至1.6GHz | 确认源频率和分频后频率 | 超上限直接不工作 |
| 输入灵敏度 | 150mVp-p | 检查源幅度和交流耦合 | 幅度不足时抖动变大 |
| 输入共模 | 典型1.6V，范围1.3V至1.8V | 确认直流耦合时共模 | 超出范围输入级偏置异常 |
| 输入压摆率 | ≥1V/ns | 用源边沿和走线评估 | 低于1V/ns指标降级 |
| 输入电平上限 | 约2Vp-p以内 | 避免保护二极管开启 | 过大电平可能削波 |
| RSET | 4.12kΩ，1% | 靠近器件放置，单独走线 | 偏置电流偏移，逻辑电平异常 |
| VREF | 0.62VS至0.76VS，0至1mA | 只给S引脚做2/3VS电平 | 挪作他用会拖累配置 |
| 电源 | 3.3V±5% | 每脚0.1μF，整体>10μF | 旁路不足抖动变差 |
| 上电斜率 | 2.2V至3.1V在35ms内 | 检查电源时序 | 上电同步失效 |
| SYNCB | 高2.7V，低0.4V | 必须上拉，不浮空 | 输出失步、相位随机 |
具体操作步骤我一般写成五步：第一步，用输入频率除以目标输出频率，得到每路分频比，必须是1至32的整数；第二步，用360°除以分频比，得到相位步长，确认需要的相位对齐能不能落在步长整数倍上；第三步，算输出时钟周期的一半，判断OUT2延迟满量程是否越界；第四步，按接收端电平和频率选LVDS或CMOS，LVDS记得100Ω端接，CMOS记得5pF负载；第五步，把源抖动和附加抖动做平方根和，确认系统抖动预算。五步里任何一步跳过，后面调试就会变成黑匣子。
提示：LVDS的100Ω端接要放在接收端附近，不要用两个50Ω对地代替差分端接；CMOS的5pF负载是手册测试条件，探头电容和走线电容都要算进去。
3. 4级逻辑引脚配置：S0-S10状态表怎么读、怎么落到原理图
3.1 四态逻辑电平：0、1/3、2/3、1的物理实现
AD9513不用外部控制器，配置全靠S0至S10这11个设置引脚的四态逻辑。四个逻辑电平分别是0、1/3、2/3、1，对应VS的分数。手册表6给了阈值：0档在0至0.1VS，1/3档在0.2VS至0.45VS，2/3档在0.55VS至0.8VS，1档在0.9VS以上。VREF引脚输出2/3VS，范围0.62VS至0.76VS，0至1mA负载，能驱动单颗器件上所有需要2/3VS的设置引脚，但手册明确说VREF不得用于其他目的。
物理实现很关键：0档接GND，1档接VS，2/3档接VREF，1/3档保持NC。每个设置引脚内部偏置为1/3VS，所以需要1/3档的引脚应该悬空，不是外接电阻分压。很多人在这里踩坑，用两个电阻分压出1/3VS，结果内部偏置和外部电阻打架，配置时好时坏。原理图上我一般给每个S引脚留0Ω跳线，分别可跳到GND、VREF、VS，NC档不装跳线；测试点可以留，但要注意漏电和探针电容，调试完最好去掉。
| 逻辑档位 | 引脚接法 | 手册阈值 | 常见错误 |
|---|---|---|---|
| 0 | 接GND | 0至0.1VS | 误接弱下拉，电平漂 |
| 1/3 | 保持NC | 0.2VS至0.45VS | 外接分压电阻 |
| 2/3 | 接VREF | 0.55VS至0.8VS | VREF同时驱动其他负载 |
| 1 | 接VS | 0.9VS以上 | 直接短VS但滤波不足 |
注意：S引脚需要1/3VS时保持NC，靠内部偏置；PCB上的助焊剂残留、测试探针、潮湿漏电都可能把这个高阻节点拉偏，调试前清洗并复测。
3.2 S2与S0的互锁关系：同一组引脚为何有两种含义
S0至S10不是每个脚固定一个功能，S0和S2会切换其他引脚的含义。手册里S0决定S3和S4是设置OUT2延迟还是OUT2相位：S0=0时S3/S4设OUT2相位，S0≠0时S3/S4设OUT2微延迟。S2表示哪些输出正在使用，同时决定S5/S6、S7/S8、S9/S10的功能。这个互锁关系是配置表最容易读错的地方。
| 控制条件 | 被复用引脚 | 含义 |
|---|---|---|
| S0=0 | S3/S4 | OUT2相位 |
| S0≠0 | S3/S4 | OUT2微延迟 |
| S2=0 | S5/S6 | OUT1相位 |
| S2≠0 | S5/S6 | OUT2分频 |
| S2≠1 | S7/S8 | OUT1分频 |
| S2=1且S0≠0 | S7/S8 | OUT2相位 |
| S2≠2/3 | S9/S10 | OUT0分频 |
| S2=2/3 | S9/S10 | OUT2分频 |
读表顺序必须是先定S2档位，再回表11至表16填每一脚。常见错误是先填S5至S10，最后才改S2，结果同一组引脚含义整体翻转，输出关闭或分频比完全不对。S2还决定哪些输出正在使用，所以它不是一个普通配置位，而是配置表的“总开关”。我一般要求原理图评审时先把S2的档位用红框标出来，再让硬件工程师逐脚核对S5至S10，软件或测试人员不要绕过这个顺序。
举例来说，目标配置是OUT0分频4、LVDS；OUT1分频2、LVDS；OUT2分频1、CMOS且延迟关闭。先在表10确认S2档位，再按S0是否为零判断S3/S4走相位还是微延迟，再按S2档位判断S5/S6、S7/S8、S9/S10各自落到哪个输出。具体S0至S10的电平值必须回手册表11至表16查，不要凭经验猜；手册没给全的组合不要自行创造，宁可换一种输出配置。这样读表慢一点，但不会出现“同一块板子换一批芯片就工作不一样”的玄学问题。
3.3 配置表转网表检查清单与示例
配置表读完后，落地到原理图要转成网络名。我的习惯是每个S引脚网络名带档位，例如S0_GND、S1_NC、S2_VREF、S3_VS，这样网表评审时一眼能看出目标逻辑。0Ω跳线可以保留，但量产时不要装错；NC档要真悬空，不能铺铜到引脚底下，也不能留长测试线。VREF只连需要2/3VS的S引脚，不要顺手给其他电路做参考。RSET用4.12kΩ、1%电阻，靠近RSET引脚，地回流要干净。
| 检查项 | 正确做法 | 错误示范 |
|---|---|---|
| S引脚0档 | 0Ω到GND | 弱下拉或长走线 |
| S引脚1/3档 | 保持NC，靠内部偏置 | 外接电阻分压 |
| S引脚2/3档 | 0Ω到VREF | VREF同时带其他负载 |
| S引脚1档 | 0Ω到VS | 直接短但无去耦 |
| S2档位 | 先定档，再读复用引脚 | 先填S5-S10后改S2 |
| SYNCB | 上拉到VS | 浮空 |
| RSET | 4.12kΩ，1% | 用5kΩ或1%以下精度 |
| EPAD | 多点接地，兼顾散热 | 只靠引脚GND |
| 电源旁路 | 每脚0.1μF，整体>10μF | 只放一个大电容 |
| VREF负载 | 只接S引脚 | 外接ADC参考或分压 |
配置记录表可以按“引脚、目标档位、实际网络、跳线状态、测试点、备注”六列填。目标档位从表11至表16查，实际网络从原理图抄，跳线状态写装或不装，测试点写是否保留。填完后让第二个人按表10至表16反向读一遍，确认每个复用引脚的含义没有串。这个反向检查花十分钟，能省掉一轮打样。上电后先测VREF电压和RSET对地电阻，再测每个S引脚电压落在哪个阈值区间；如果某个1/3档引脚测出来不在0.2VS至0.45VS，先查漏电和探针，不要急着改配置。
4. 延迟与相位不是一回事：OUT2的11.6ns满量程和分频器相位偏移怎么用
4.1 相位偏移：分辨率=tCLK，最大15
相位偏移是
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