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简介：芯片验证UVM环境自动生成工具面向数字IC验证工程师及学习SystemVerilog/UVM的开发者，针对手写测试平台耗时、易错、组件连接繁琐的问题，提供图形界面与Excel表格两种配置入口，可自动生成agent、driver、monitor、scoreboard、sequence等验证组件及环境连接关系，降低搭建复杂验证环境的门槛。压缩包共78个文件、约5.74MB，含14个SystemVerilog源码（组件与接口实现）、4个xlsx配置模板（环境定义与用户参数）、1个Python生成脚本、1个PDF说明文档，以及58张jpg界面与结果截图，便于对照理解生成产物。已有1034人学习下载。读者可参考其中的SPI验证环境，理清组件划分与配置项的对应关系，再借助Excel模板参数化迁移到其他接口场景，较快得到可运行的UVM测试平台骨架。

1. 从手写UVM架子到自动生成：芯片验证环境生成器到底省哪一步

第一次把一个手写的 UVM agent 拆成模板时，我发现最费时间的不是 driver 里那几行 drive 逻辑，而是目录、filelist、config_db 路径和 factory 注册这些重复胶水。芯片验证 UVM 环境自动生成工具要解决的正是这段胶水：你给一份接口和协议描述，它把 agent、env、sequence、test 的骨架和编译脚本铺好，再留出可读的 TODO 区。它适合刚接手验证环境的新人、需要把多个项目脚手架统一起来的团队，也适合想把验证代码生成做成软件/插件形态的工程化开发者。反直觉的地方在于，生成器越“聪明”越容易翻车，真正好用的实现往往只做确定性的结构生成，把激励语义留给验证工程师。

2. 工具定位与技术选型：配置驱动生成而不是模板复制

2.1 它解决的是环境脚手架，不是验证本身

芯片验证 UVM 环境自动生成工具最常见的误用，是把它当成“验证代码生成器”：以为填完配置就能自动写出正确的激励、覆盖率模型和检查逻辑。实际做过一轮就会知道，协议语义、时序约束、异常场景这些内容没法靠模板拍脑袋生成，强行生成只会得到一堆能编译但跑不出有效结果的空壳。一个靠谱的定位是“环境脚手架生成器”：把 agent、env、sequence、test、filelist、Makefile 这些结构性代码铺好，把接口信号、事务字段、analysis port 连接关系落成可读的 SystemVerilog 和 UVM 代码，剩下的 TODO 交给验证工程师补。

这种定位决定了技术选型不会太复杂。常见做法是用 Python 3 做入口和配置解析，YAML 描述接口与组件，Jinja2 做模板渲染，生成目标是标准 UVM 工程。Python 适合做文件遍历、字段校验和模板拼装，YAML 对验证工程师比较友好，Jinja2 能把“组件名、接口名、事务字段、active/passive、时钟复位”这些变量塞进模板里。生成器本身以软件/插件形态存在时，通常提供一个命令行入口，既能独立跑，也能挂到已有脚本或 CI 里。资源包里如果有requirements.txt，先按它装依赖；如果入口是根目录脚本，参数含义一般也围绕-c配置、-o输出目录、--dry-run预演这三类展开。

我一般会把生成器分成四层：配置层、模型层、模板层、落盘层。配置层只认 YAML 和命令行参数；模型层把 YAML 转成InterfaceSpec、AgentSpec、EnvSpec、TestSpec这类数据对象；模板层只负责把对象渲染成文本；落盘层处理目录创建、文件覆盖策略和生成标记。这样拆的好处是，后面想支持新协议或新组件，只改模型和模板，不用把解析逻辑搅成一团。读者如果拿到的是一个比较粗糙的生成器，也可以按这四层去读源码，先找入口，再找模板目录，最后看落盘函数，基本不会迷路。

2.2 生成器内部的关键抽象：接口、协议、组件和连接关系

生成器能不能二次开发，关键看它有没有把“接口、协议、组件、连接关系”抽象清楚。接口是 DUT 边界上的信号集合，比如dut_if里有clk、rst_n、valid、ready、data；协议是这些信号的时序语义，比如握手、背压、突发长度；组件是 UVM 里的 driver、monitor、sequencer、agent；连接关系是 env 里哪个 agent 的 analysis port 连到 scoreboard，哪个 virtual sequencer 持有哪个 agent 的 sequencer 句柄。

一个实用的配置模型通常包含这些字段：

这些抽象不需要做得像商业工具那么全，但必须稳定。比如active字段如果只写在 YAML 里、模板却不判断，生成出来的 passive agent 仍然会例化 driver，编译能过，仿真一开始就报错。再比如ports如果没有统一命名规则，生成器就会在 env 里拼出前后不一致的句柄名。我的经验是，生成器里所有字符串拼接都要收敛到少数几个命名函数，比如snake_to_camel()、agent_prefix()、ap_name()，模板里不要到处手写+ "_agent"。

2.3 典型输入配置文件长什么样

下面是一份简化的生成配置，覆盖一个主动 agent、一个被动 monitor agent 和一个 scoreboard 连接。字段名可以按资源包实际实现调整，但语义基本一致。

# 生成器配置示例：描述接口、agent、env 和 test project: name: demo_env output_dir: build/uvm_env uvm_pkg: uvm_pkg interfaces: - name: dut type: dut_if clock: clk reset: rst_n signals: - { name: valid, dir: input, width: 1 } - { name: ready, dir: output, width: 1 } - { name: data, dir: input, width: 32 } - { name: resp, dir: output, width: 2 } agents: - name: bus interface: dut active: UVM_ACTIVE transaction: name: bus_item fields: - { name: addr, type: bit[31:0] } - { name: data, type: bit[31:0] } - { name: resp, type: bit[1:0] } sequencer: true monitor: true - name: probe interface: dut active: UVM_PASSIVE transaction: name: probe_item fields: - { name: data, type: bit[31:0] } env: scoreboard: true connections: - { src: bus.monitor.ap, dst: scoreboard.bus_ap } - { src: probe.monitor.ap, dst: scoreboard.probe_ap } tests: - name: smoke_test sequence: bus_smoke_seq - name: random_test sequence: bus_random_seq

这份配置的逻辑很直接：interfaces描述 DUT 边界，agents描述验证组件，env.connections描述 analysis port 的连接，tests描述要生成的 test 和默认 sequence。参数里最容易被忽略的是active和sequencer：active: UVM_ACTIVE表示该 agent 要驱动 DUT，模板里应该生成 driver 和 sequencer；UVM_PASSIVE则只保留 monitor 和 analysis port。sequencer: true是冗余开关，适合团队在配置里显式表达“这个 agent 是否需要 sequence”，但生成器内部最好以active为主，避免两个字段打架。

transaction.fields决定事务类的成员和uvm_field_*宏，字段类型直接用 SystemVerilog 类型字符串，生成器不要试图解析太复杂的表达式，否则配置校验会变成一个小型编译器。env.connections里的src和dst用点号路径表达句柄关系，生成器把它转成connect_phase里的connect()调用。这个字段最好在解析阶段就校验引用是否存在，不要等到生成完才让仿真器报“找不到句柄”。

3. 目录结构与生成流程：一次生成从配置文件到可编译 UVM 工程

3.1 生成后的目录骨架

生成器的输出目录要稳定，不然团队每次重新生成都要重新找文件。下面是一个常见的 UVM 工程骨架，生成器负责铺骨架和基础文件，手工扩展放在custom/或带生成标记的文件区块里。

build/uvm_env/ ├── tb/ │ ├── dut_if.sv # 接口定义，可由生成器按 signals 生成 │ ├── tb_top.sv # 顶层：时钟复位、DUT 例化、config_db set │ └── filelist.f # 编译文件列表，顺序由生成器排好 ├── env/ │ ├── bus_agent/ │ │ ├── bus_item.sv │ │ ├── bus_driver.sv │ │ ├── bus_monitor.sv │ │ ├── bus_sequencer.sv │ │ └── bus_agent.sv │ ├── probe_agent/ │ │ ├── probe_item.sv │ │ ├── probe_monitor.sv │ │ └── probe_agent.sv │ ├── demo_env.sv │ └── demo_scoreboard.sv ├── seq/ │ ├── bus_base_seq.sv │ ├── bus_smoke_seq.sv │ └── bus_random_seq.sv ├── tests/ │ ├── base_test.sv │ ├── smoke_test.sv │ └── random_test.sv ├── sim/ │ ├── Makefile │ └── run.f └── custom/ # 手工扩展区，生成器默认不覆盖

这个目录里有几个设计点值得说清楚。tb/filelist.f不是简单罗列所有.sv，它要保证 package 和 interface 的编译顺序，通常把dut_if.sv、事务类、driver/monitor、agent、env、test 按依赖顺序排。sim/Makefile是仿真入口，常见目标是make comp、make run、make regress。custom/目录是给二次开发留的后悔药，生成器重新跑时只覆盖生成区，不碰手工文件。目录树本身不复杂，复杂的是“哪些文件每次重生成、哪些文件只生成一次、哪些文件允许手工改”，这个策略要在落盘层写死。

3.2 生成流水线：解析、校验、渲染、落盘

生成流程我一般拆成四步：读 YAML、转模型、校验引用、渲染落盘。下面是一段 Python 入口的骨架，重点看步骤和异常处理，不用纠结具体模板文件名。

# generator.py：生成器入口骨架 from pathlib import Path import yaml from jinja2 import Environment, FileSystemLoader def load_config(path: str) -> dict: # 只做 YAML 读取，复杂校验放到 validate 阶段 with open(path, "r", encoding="utf-8") as f: return yaml.safe_load(f) def validate(cfg: dict) -> None: # 校验 agent 引用的 interface 是否存在 iface_names = {i["name"] for i in cfg.get("interfaces", [])} for agent in cfg.get("agents", []): if agent["interface"] not in iface_names: raise ValueError(f"agent {agent['name']} 引用了不存在的接口 {agent['interface']}") # 校验 active 字段，避免模板里出现未知值 for agent in cfg.get("agents", []): if agent["active"] not in ("UVM_ACTIVE", "UVM_PASSIVE"): raise ValueError(f"agent {agent['name']} 的 active 值非法") def render(cfg: dict, tpl_dir: str, out_dir: str) -> None: env = Environment(loader=FileSystemLoader(tpl_dir), keep_trailing_newline=True) out = Path(out_dir) for agent in cfg.get("agents", []): # 每个 agent 生成一份 agent 目录，模板里按 active 决定是否包含 driver tpl = env.get_template("agent/agent.sv.j2") target = out / "env" / f"{agent['name']}_agent" / f"{agent['name']}_agent.sv" target.parent.mkdir(parents=True, exist_ok=True) target.write_text(tpl.render(agent=agent, project=cfg["project"]), encoding="utf-8") # 其他文件按同样方式渲染：item、monitor、env、test、filelist print(f"generated into {out.resolve()}") if __name__ == "__main__": import argparse parser = argparse.ArgumentParser() parser.add_argument("-c", "--config", required=True) parser.add_argument("-o", "--out", required=True) args = parser.parse_args() config = load_config(args.config) validate(config) render(config, "templates", args.out)

逻辑说明：load_config只负责读 YAML，解析失败就让异常冒出来，不要悄悄吞掉；validate负责检查引用完整性和枚举值，生成器最怕“配置看起来对、语义错”，所以校验要尽量前置；render用 Jinja2 加载模板，按 agent 循环生成文件，keep_trailing_newline=True可以避免生成文件末尾换行被吃掉导致 diff 噪音。

参数说明：-c是配置路径，-o是输出目录。实际使用中建议再加--dry-run，只打印将要生成的文件列表，不落盘；再加--force控制覆盖。tpl_dir通常固定在资源包的templates/下，模板目录结构最好和输出目录结构对应，比如templates/agent/agent.sv.j2对应env/<agent>_agent/<agent>_agent.sv，读代码时一眼能对上。

3.3 核心渲染代码与落盘策略

模板渲染是生成器最容易写乱的地方。一个可维护的做法是“模板只做展示，命名和条件判断放在过滤器或模型方法里”。下面是一段 Jinja2 模板片段，生成 agent 时根据active决定是否例化 driver 和 sequencer。

{# templates/agent/agent.sv.j2：agent 模板核心片段 #} class {{ agent.name }}_agent extends uvm_agent; `uvm_component_utils({{ agent.name }}_agent) {{ agent.name }}_driver drv; {{ agent.name }}_monitor mon; {{ agent.name }}_sequencer sqr; function new(string name, uvm_component parent); super.new(name, parent); endfunction virtual function void build_phase(uvm_phase phase); super.build_phase(phase); mon = {{ agent.name }}_monitor::type_id::create("mon", this); {% if agent.active == "UVM_ACTIVE" %} // active agent 才需要 driver 和 sequencer drv = {{ agent.name }}_driver::type_id::create("drv", this); sqr = {{ agent.name }}_sequencer::type_id::create("sqr", this); uvm_config_db#(uvm_active_passive_enum)::set( this, "drv", "is_active", UVM_ACTIVE); {% else %} // passive agent 只保留 monitor，避免空 driver 影响仿真 uvm_config_db#(uvm_active_passive_enum)::set( this, "mon", "is_active", UVM_PASSIVE); {% endif %} endfunction virtual function void connect_phase(uvm_phase phase); if (drv != null) begin drv.seq_item_port.connect(sqr.seq_item_export); end endfunction endclass

逻辑说明：模板里用{% if agent.active == "UVM_ACTIVE" %}控制 driver 和 sequencer 的生成，passive agent 只保留 monitor。connect_phase里先判断drv != null，避免 passive 情况下空句柄连接。uvm_config_db#(uvm_active_passive_enum)的 set 路径要和 driver/monitor 内部 get 的路径一致，否则仿真阶段会拿到默认值。

参数说明：agent.name是配置里的 agent 名，agent.active是UVM_ACTIVE或UVM_PASSIVE，mon、drv、sqr是固定句柄名，生成器不要在模板里临时改名。落盘时建议先写临时目录，再整体移动到目标目录，或者对每个文件写“生成标记”，例如文件头加// GENERATED: do not edit beyond markers，文件内手工扩展区用// BEGIN CUSTOM和// END CUSTOM包住。重生成时只替换生成区，手工区原样保留。这样团队二次开发不会每次都被覆盖，diff 也更容易看。

4. 核心模块拆解：driver、monitor、sequence 与 scoreboard 的自动拼装

4.1 事务类与接口代码生成

事务类和接口是生成器最先要落地的代码，因为它们决定了后续 driver、monitor 和 scoreboard 的字段类型。下面是一段由模板生成的事务类和接口片段，字段来自配置里的transaction.fields和interfaces.signals。

// bus_item.sv：由 transaction.fields 渲染 class bus_item extends uvm_sequence_item; rand bit[31:0] addr; rand bit[31:0] data; rand bit[1:0] resp; `uvm_object_utils_begin(bus_item) `uvm_field_int(addr, UVM_ALL_ON) `uvm_field_int(data, UVM_ALL_ON) `uvm_field_int(resp, UVM_ALL_ON) `uvm_object_utils_end function new(string name = "bus_item"); super.new(name); endfunction endclass // dut_if.sv：由 interfaces.signals 渲染 interface dut_if(input logic clk, input logic rst_n); logic valid; logic ready; logic [31:0] data; logic [1:0] resp; clocking drv_cb @(posedge clk); default input #1ns output #1ns; output valid, data; input ready, resp; endclocking modport drv_mp(clocking drv_cb, input clk, rst_n); modport mon_mp(input clk, rst_n, valid, ready, data, resp); endinterface

逻辑说明：事务类字段全部来自配置，并统一加rand和uvm_field_*宏，方便后续 sequence 随机化和 print/compare。接口里按dir区分 driver 和 monitor 的 modport：driver 只驱动输入方向信号，monitor 只采样。clocking块里的input #1ns output #1ns是常见写法，具体时间按项目时钟周期调整，生成器可以把它做成配置项，但不要写死在模板里。

参数说明：transaction.name决定类名和构造函数默认名，fields[].name决定成员名，fields[].type直接作为类型字符串。interfaces[].clock和reset被用来生成接口端口和 clocking 事件。生成器要做的一件小事是把同名字段去重，比如多个 agent 引用同一个接口时，不要重复生成dut_if.sv。

4.2 driver 与 monitor 的模板要点

driver 和 monitor 的生成重点是“骨架正确、可读、留 TODO”。下面是一段 driver 模板的核心部分，包含uvm_analysis_port之外的 seq_item 获取和接口驱动。

// bus_driver.sv：active agent 的 driver 骨架 class bus_driver extends uvm_driver #(bus_item); `uvm_component_utils(bus_driver) virtual dut_if vif; function new(string name, uvm_component parent); super.new(name, parent); endfunction virtual function void build_phase(uvm_phase phase); super.build_phase(phase); if (!uvm_config_db#(virtual dut_if)::get(this, "", "vif", vif)) `uvm_fatal("NOVIF", "virtual interface not set for bus_driver") endfunction virtual task run_phase(uvm_phase phase); forever begin seq_item_port.get_next_item(req); // TODO: 按协议时序驱动 vif.drv_cb @(vif.drv_cb); vif.drv_cb.valid <= 1'b1; vif.drv_cb.data <= req.data; @(posedge vif.clk); vif.drv_cb.valid <= 1'b0; seq_item_port.item_done(); end endtask endclass

逻辑说明：driver 通过uvm_config_db#(virtual dut_if)拿到虚拟接口，拿不到就uvm_fatal，避免空句柄在 run_phase 里才崩。run_phase是无限循环，get_next_item取事务，驱动信号后item_done。模板生成的驱动时序只是占位，真实协议要验证工程师补 TODO，但端口名、config_db 路径和 item 类型必须生成正确。

参数说明：vif名称要和tb_top.sv里 set 的 key 一致；bus_item是事务类型；seq_item_port是 UVM driver 内置端口。monitor 的模板则重点生成uvm_analysis_port#(bus_item)和采样逻辑，采样完成后ap.write(item)，不要在 monitor 里直接做复杂检查，检查留给 scoreboard。

4.3 env 连接、sequence 与 scoreboard 的拼装

env 是生成器体现“连接关系”的地方。下面是一段 env 模板片段，按env.connections生成 analysis port 连接，并例化 scoreboard。

// demo_env.sv：env 连接骨架 class demo_env extends uvm_env; `uvm_component_utils(demo_env) bus_agent bus; probe_agent probe; demo_scoreboard scb; function new(string name, uvm_component parent); super.new(name, parent); endfunction virtual function void build_phase(uvm_phase phase); super.build_phase(phase); bus = bus_agent::type_id::create("bus", this); probe = probe_agent::type_id::create("probe", this); scb = demo_scoreboard::type_id::create("scb", this); endfunction virtual function void connect_phase(uvm_phase phase); // 连接关系来自配置 env.connections bus.mon.ap.connect(scb.bus_ap); probe.mon.ap.connect(scb.probe_ap); endfunction endclass

逻辑说明：build_phase负责例化 agent 和 scoreboard，connect_phase负责 analysis port 连接。连接关系如果来自配置，生成器要先把src: bus.monitor.ap转成bus.mon.ap，把dst: scoreboard.bus_ap转成scb.bus_ap，中间需要一个“句柄名映射表”。这个映射表最好在模型层统一维护，不要模板里临时替换字符串。

参数说明：bus、probe、scb是固定实例名；ap、bus_ap、probe_ap是端口名。sequence 和 test 的生成相对简单：base sequence 继承uvm_sequence#(bus_item)，smoke sequence 里uvm_do_with固定一组合法值，random sequence 里直接uvm_do。scoreboard 模板生成 analysis export 和write()函数，函数体留 TODO 或做基础字段比对。生成器不要试图生成复杂参考模型，scoreboard 的检查语义必须由验证工程师补。

5. 避坑与排查：UVM 生成器跑不通时先看这四类问题

5.1 配置语义错：active、clock 与 reset 的隐性冲突

现象：生成器跑完没有报错，编译也能过，但一跑仿真就出现 driver 空句柄访问，或者 passive agent 里莫名其妙多了 driver 的打印。原因通常是active字段在模板里没有被真正使用，或者sequencer和active两个开关互相打架。另一个常见冲突是clock和reset只在接口里写了名字，生成tb_top.sv时却没有对应的时钟复位产生逻辑，仿真一开始所有信号都是 X。

解决：配置校验阶段把active限定为UVM_ACTIVE或UVM_PASSIVE，模板里所有 driver/sequencer 的生成都用同一个条件包住。clock和reset不要只做字符串替换，生成器要检查tb_top.sv模板里是否真的有时钟产生和复位释放代码。我的习惯是给生成器加一个--check模式，只做语义校验不落盘，先把配置里的引用、枚举和必填字段扫一遍，再生成。这样比生成完再去仿真器里抓空句柄快得多，也算一条血泪经验。

5.2 编译能过但仿真起不来：config_db 路径和 filelist 顺序

现象：make comp通过，make run直接报uvm_fatal NOVIF，或者报某个 package 里的类找不到。原因通常有两类：一是tb_top.sv里uvm_config_db#(virtual dut_if)::set的路径和 driver/monitor 里get的路径不一致，生成器在不同模板里各自拼字符串，拼出了bus_driver和bus.drv两种路径；二是filelist.f的编译顺序不对，事务类在 package 之前编译，或者 agent 在 env 之前编译。

解决：把 config_db 的 set/get key 收敛成常量，比如统一用"vif"，路径统一用"*"或明确的层次名，生成器只从一个函数取路径。filelist 不要按文件系统遍历顺序输出，按依赖拓扑排序：接口、事务类、sequencer、driver、monitor、agent、env、test、top。生成器可以在落盘后跑一次简单的顺序检查，发现_env.sv排在_agent.sv前面就报错。注意，不同仿真器对 filelist 里重复文件、宏定义顺序的容忍度不一样，生成器最好不要依赖“仿真器会自动处理”。

5.3 生成覆盖手工修改：模板边界与二次开发目录

现象：第二次重新生成后，手工补的 monitor 采样逻辑、scoreboard 检查代码全没了。原因很常见：生成器直接write_text覆盖目标文件，团队又没有把手工修改放到独立目录或独立区块。这个问题在项目初期不明显，到了回归阶段就是灾难，改一次模板丢一次手工代码，谁都不敢再动生成器。

解决：两条路一起走。第一条，生成文件里加显式标记，比如// BEGIN GENERATED和// END GENERATED，重生成时只替换标记区，手工区保留；第二条，所有手工扩展放到custom/目录，用 UVM factory 覆盖或继承生成类，生成器默认不覆盖custom/。我一般还会在Makefile里加一个regen-check目标，重新生成到临时目录后和当前目录做 diff，diff 只允许出现在生成区，手工区有变化就报警。这个后悔药越早加越好，等代码量上来再加，迁移成本会很高。

5.4 仿真器差异与最小复现

现象：同一份生成结果，在一种仿真器上能跑，换一个仿真器就编译报错，或者uvm_*宏展开异常。原因可能是指令行宏定义顺序不同、+define+UVM_NO_DEPRECATED之类选项不一致、-f文件列表里相对路径解析基准不同，也可能是生成器用了某个仿真器私有的编译选项。这类问题很像玄学，但排查时不能靠猜。

解决：先把问题缩到最小复现：只生成一个 agent 和一个空 test，保留接口和 filelist，去掉 scoreboard 和随机 sequence，确认最小工程能否编译运行。然后把仿真器命令行完整打印出来，对比两边的+define、-incdir、-f顺序。生成器的sim/Makefile不要把仿真器命令写死成一段超长字符串，拆成SIM,SIM_OPTS,UVM_OPTS,FILELIST几个变量，换仿真器只改变量。最后，生成器仓库里放一个 golden case，每次改模板都跑一遍最小生成和编译，别等大回归才发现模板把某个仿真器选项带崩了。

6. 二次开发与验证：把生成器接进团队验证流水线

二次开发不要一上来就改模板语法，先把生成器接进一条可验证的流水线。我的做法是保留一个 golden 配置，每次改模板或改模型，先跑--dry-run看文件列表，再生成到临时目录，和仓库里的基准目录做 diff，最后跑一次最小仿真。下面这段Makefile片段可以直接抄到生成器仓库里，用来卡住“改模板把生成结果改崩”的情况。

# Makefile：生成器回归入口 regen: python generator.py -c configs/golden.yaml -o build/uvm_env regen-check: rm -rf build/regen_tmp python generator.py -c configs/golden.yaml -o build/regen_tmp diff -ru build/uvm_env build/regen_tmp > build/regen.diff || true @test ! -s build/regen.diff || (echo "生成结果有差异，先看 build/regen.diff"; exit 1) smoke: $(MAKE) -C build/uvm_env/sim run TEST=smoke_test

这段逻辑的重点不是命令本身，而是把“模板改动”变成可对比的生成 diff，再用最小 test 验证编译和运行。二次开发时优先改三类东西：命名函数、校验规则、模板条件。命名函数决定生成代码的句柄是否一致，校验规则决定错误能否提前暴露，模板条件决定 active/passive、scoreboard 开关这些分支是否可靠。不要急着加复杂协议解析，先把一个 agent 的生成、连接、编译、仿真跑通。

我现在的习惯是每次动模板都强制走一遍regen-check和最小 smoke，不再靠肉眼扫生成结果；从那以后，生成器翻车的次数少了很多，团队也敢把它放进日常脚本里。资源包下载后，建议先拿示例配置生成一遍，再按上面的表格改一个字段验证链路，别一上来就大改模板。希望帮到你。

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