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1. 为什么800G/1.6T时代Flip Chip成了绕不开的选择

过去两年我一直在跟800G光模块的封装方案打交道，说实话，到了这个速率档次，传统Wire Bond（金丝键合）方案已经明显撑不住了。你可以把光模块里的DSP、Driver、TIA这些芯片想象成一群百米运动员，Wire Bond就是让他们脚上绑着沙袋跑步——信号路径长、寄生电感大、散热路径堵，跑到800G这个速度级别，问题全暴露了。

先说800G/1.6T光模块里到底发生了什么变化。800G模块内部，主流方案是8路100G或4路200G的电信号通道，channel速率从25G Baud一路飙到100G Baud以上。NRZ已经退役，PAM4成为标配，电平从两档变成四档，信号眼图的余量被压缩得非常厉害。在这个前提下，封装互连的每一个毫米、每一个皮法、每一个纳亨都成了真金白银。

Flip Chip（倒装焊）解决的核心问题有三个：一是把互连路径从Wire Bond的1-2mm缩短到凸点本身的几十到一两百微米；二是把散热路径从"芯片背面+金线侧向传导"变成"芯片背面直接贴散热盖/基板"，热阻大幅下降；三是把高频信号从"键合丝的悬空传输线"变成"基板内的受控阻抗传输"，信号完整性可控性远超Wire Bond。这三条，每一条都在800G/1.6T的硬指标里卡着命脉。

我见过不少团队在400G时代还靠优化Wire Bond硬撑，到了800G就撑不住了。原因很简单：PAM4对反射和串扰极其敏感，键合丝本身的寄生电感在25GHz以上的频段会形成明显的阻抗不连续点，反射系数直接打在眼图上。你去看那些800G模块的信号完整性仿真报告，Wire Bond方案的插入损耗和回波损耗预算几乎全被键合丝吃光，留给PCB和连接器的余量所剩无几。Flip Chip在这个节骨眼上冒头，不是因为它新，而是因为系统级需求把它推到了前台。

更关键的是，Flip Chip不是一个孤立工艺，它是整个高速封装平台的地基。后续要做的Co-Packaged Optics（CPO）、2.5D封装、玻璃基板、甚至3D堆叠，全都建立在Flip Chip互连之上。也就是说，现在如果还在纠结"要不要用Flip Chip"，基本等于在纠结"要不要做800G以后的产品"。这不是一个可选项，而是必选项。

2. 从Wire Bond到Flip Chip：两种互连方案的本质差异

很多刚接触封装的人容易把Flip Chip当成"把金丝换成焊球"这么简单，这理解太浅了。两者差异是全链条的，从芯片的设计、基板工艺、测试策略到可靠性验证，全都不同。

2.1 Wire Bond为什么在低速时代够用

Wire Bond技术发展了半个世纪，成熟度极高，良率高、成本低、灵活性好，芯片Pad布局自由度也大。在10G/25G时代，信号速率低，键合丝长度带来的几十个皮法寄生电容和零点几纳亨电感，反映到阻抗上就几个欧姆的偏差，对系统影响微乎其微。那时的光模块，工程师关心的是光功率预算、消光比、灵敏度这些光域参数，电域互连基本是"差不多就行"。

但到了50G Baud单通道、PAM4调制之后，情况完全变了。你算一笔账：一根典型的25μm金丝，长度0.8mm，等效电感大概0.6-1nH，在25GHz频段呈现的感抗大约是90-150Ω。这等于在原本设计好50Ω阻抗的传输路径上，硬生生串了一个大阻抗节点，反射系数轻松超过-10dB。在PAM4系统里，这个反射会直接转化为眼图闭合和误码率劣化。我实际测过对比数据：同样的DSP+Driver芯片组合，Wire Bond方案的TDECQ（发射色散眼图闭合代价）普遍比Flip Chip方案高出0.3-0.8dB，别小看这零点几个dB，在高阶调制里它就是良率的分水岭。

2.2 Flip Chip的微观互连结构拆解

Flip Chip的核心结构其实分三层：芯片侧的UBM层（凸点下金属化层）、凸点本身、基板侧的焊盘。工作时芯片翻转，凸点直接和基板焊盘对位，通过回流焊或热压焊完成电气和机械连接。

这里面的关键细节在凸点材料和形态。常见的凸点类型有锡银（SAC305/SAC405）焊球、金凸点、铜柱凸点（Cu Pillar）三种。金凸点导电导热好、抗氧化、可靠性高，但成本贵，适合小批量高端器件；锡银焊球工艺成熟、成本低，但电迁移风险在细间距、大电流场景下要额外关注；铜柱凸点这几年在高速场景用得最多——因为铜的导电性和导热性比焊料好得多，而且铜柱高度可以精确控制，适合细间距（比如40-80μm pitch）高密度互连。

我建议做高速光模块Flip Chip选型时，优先评估铜柱凸点+焊帽的方案。原因在于：铜柱承担主要导电导热通道，焊帽只负责连接成型，这样整体互连的电阻和热阻都比纯焊球低；同时铜柱结构在温度循环下的疲劳寿命比焊球好，这对光模块这种需要长期在室外或数据中心机房高温环境运行的设备很重要。

凸点下面紧接着就是UBM层。UBM的作用是防止焊料和铝焊盘之间形成脆性的金属间化合物，同时提供附着力和扩散阻挡。常见结构是Ti/Cu/Ni/Au或者TiW/Cu，厚度在几十纳米到几微米之间。UBM设计不当会导致凸点剪切强度下降、空洞率上升，这些在量产中是非常头疼的可靠性问题。我见过某供应商的凸点工艺连续几批出现剪切强度偏低的投诉，最后排查下来就是UBM镀层厚度不均匀，部分区域只有设计值的一半。

另一个要注意的是芯片钝化层开口（Passivation Opening）。这个开口尺寸直接决定凸点和芯片的有效接触面积，开口太小则接触电阻偏高、电流密度集中，开口太大则容易让焊料和铝层直接接触形成脆性相。一般设计规则是开口尺寸比UBM直径小10-20μm，具体数值要根据凸点间距、电流承载和热仿真结果来定。

2.3 两种方案在信号完整性和散热上的定量对比

我整理了一张表，把两种互连方案的关键参数做了个对比，方便大家建立直观概念：

从这张表能看出，Flip Chip几乎在所有关键电热指标上都优于Wire Bond。光模块领域里，常见的Driver/TIA芯片功耗在1-3W，DSP芯片功耗在15-30W甚至更高。如果不把散热路径缩短，芯片结温会迅速顶到可靠性上限。我之前做过一个热仿真：一颗25W的DSP，在85°C环境温度下，用Flip Chip方案结温大约98°C，同一颗芯片用Wire Bond方案结温能到112°C以上。长期工作在110°C+的结温下，芯片寿命会指数级下降，这个代价远比封装工艺本身成本高得多。

3. 光模块Flip Chip工艺的关键环节与材料选择

有了前面的原理基础，再来看工艺实现。实际量产中，Flip Chip的每一个环节都有坑，每一步都影响最终良率和可靠性。这里我把从基板准备到最终检测的完整流程过一遍，并标出哪些地方最容易出问题。

3.1 完整工艺流程拆解

一条典型的光模块Flip Chip产线流程大致是这样的：

1. 基板制备（焊盘表面处理、清洁、烘干）
2. 助焊剂涂布（浸蘸或喷印，厚度控制是关键）
3. 芯片翻转与对位（利用芯片上的对准标记，精度要求±5-10μm）
4. 回流焊（峰值温度240-260°C，保持时间30-60秒）
5. 助焊剂残留清洗（水基或溶剂清洗，确保离子残留达标）
6. 底部填充（Underfill）点胶与固化
7. 电检测（开路/短路测试、接触电阻抽测）
8. 可靠性抽检（剪切力、温度循环、高温高湿偏置）

这里面最容易被忽视的是助焊剂涂布和残留清洗。很多团队第一次做Flip Chip，自信满满地跑完回流焊，结果电测发现接触电阻偏大，返查发现是助焊剂残留夹在凸点和焊盘之间，形成了不可靠接触。助焊剂涂布的厚度要控制在凸点高度的30%-50%左右，太薄则去氧化能力不足，太厚则残留物增加清洗难度。清洗工艺不能省，特别是无铅焊料体系（SAC305），焊后残留的离子污染物在潮湿环境下会引发电化学迁移，长期可靠性完全没保障。

底部填充（Underfill）这个环节，高速光模块里尤其重要。因为模块要经受温度循环（-40°C到85°C或者更严苛），芯片、凸点、基板三者的热膨胀系数（CTE）差异很大——硅芯片约2.6ppm/°C，有机基板约13-17ppm/°C，不填充的话，焊点会在温度循环中被反复拉扯，很快出现疲劳裂纹。Underfill的作用就是把应力从焊点转移到整体结构上，让焊点寿命成倍提升。选择Underfill材料时，要重点看玻璃化转变温度（Tg）、CTE、流动性和固化收缩率。光模块里常见的选择是Tg在120-160°C、填料含量60%以上的毛细流动型底部填充胶。点胶路径也要设计好，一般沿着芯片边缘单侧或L型路径，让胶水靠毛细作用自然流入，防止气泡被包在凸点区。

3.2 基板材料：高速信号从芯片出来的第一道关卡

Flip Chip把信号从芯片引到了基板，如果基板自身的高频性能拉胯，前面做的努力就全白费了。现在的800G光模块里，主流基板材料是M6/M7级别的低损耗树脂（Dk约3.3-3.4，Df约0.002-0.004），高端方案开始用M8（Df低至0.001-0.002）甚至玻璃基板。

怎么判断基板够不够用？我给你一个经验判断方法：看Df值在目标频段下的表现。对于112G Baud PAM4信号（基频约28GHz，需要考虑56GHz以内的3次谐波），Df每降低0.001，单位长度的插入损耗大约能改善5-8%。一条20mm长的基板走线，在56GHz时M4级别材料（Df约0.006）比M8材料（Df约0.002）多损耗大约2dB左右。这条走线如果还是芯片到光口之间的必经之路，2dB的损耗对链路预算来说是非常奢侈的。

另外基板的叠层设计也不能大意。800G模块基板普遍采用4-6层叠层，信号层尽量靠近芯片安装面，目的就是缩短过孔stub。过孔stub是高速设计里的隐形杀手——一个没背钻的16mil过孔，stub长度0.6mm，在30GHz以上会产生明显的谐振点，这个谐振往往正好落在信号带宽里。做Flip Chip基板设计时，建议：主信号过孔全部背钻，stub控制在0.15mm以内；参考地过孔要密集（间距不超过最高频率波长的1/20）；差分对内等长控制在5mil以内；避免跨分割参考。

3.3 多芯片集成：DSP、Driver、TIA、PD各回各位

800G光模块内部不止一颗芯片。典型架构是DSP+4颗Driver+4颗TIA+4颗PD（光接收）+激光器阵列。这些芯片如果全部独立贴装在基板上，互连仍然要走不少走线。于是行业里出现了两种演进方向：一是把Driver和TIA通过2.5D方式集成到DSP旁边，共用硅中介层或高密度有机基板；二是把Driver直接和EML（电吸收调制激光器）封装进同一个腔体，用FPC或短走线连接。

从Flip Chip角度讲，我强烈推荐优先考虑2.5D集成方案。原因是：硅中介层上的布线精度可以做到亚微米级，传输线阻抗控制极佳，DSP到Driver的信号线可以做得非常短（5-15mm），插入损耗和串扰大幅下降。而且硅中介层本身的散热能力优于有机基板，热膨胀特性和芯片几乎一致，可靠性也更好。当然代价是成本更高、工艺更复杂、测试难度更大——这就是为什么不是所有产品都上2.5D，还是要看产品的量级和定位。

我自己做过一轮对比验证：把一组8路Driver芯片从"独立贴装+有机基板走线"改成"2.5D集成到DSP旁边"，在56GBaud PAM4信号下，整体链路插入损耗降低了约1.5dB，回波损耗改善了3-5dB。这个差距在系统眼图上体现得非常直观——TDECQ从3.2dB优化到了2.3dB，直接让一批原本卡在测试边界的产品全部合格了。

4. 高频与散热：Flip Chip在真实工作环境中的性能边界

理论再好，也要在真实环境里经得住考验。这一节重点聊两个在评估Flip Chip方案时最容易被低估的维度：高频极限和散热优化。

4.1 最高能跑到多少GHz：Design Guide里没写的坑

很多人以为Flip Chip是无损互连，这是最大的误解。Flip Chip也是有频率上限的，只不过上限远高于Wire Bond而已。频率极限主要由三个因素决定：

一是凸点自身的寄生参数。一个直径100μm的锡球凸点，高频下表现为一个复杂谐振结构，寄生电感约0.05nH，电容约0.03pF。这些寄生参数在频率超过50GHz后会逐渐从"可忽略"变成"要计入"。

二是芯片到基板的过渡区阻抗连续性。芯片焊盘区域的传输线特征阻抗经常不是设计的50Ω，因为焊盘和UBM造成局部容性加载。如果芯片设计和基板设计没有联合优化，过渡区反射率在60GHz以上会明显恶化。业内做法是在芯片焊盘下方做地平面掏空和对焊盘尺寸进行补偿设计，让阻抗保持连续。

三是基板本身的介质损耗。我在前面提过Df对损耗的影响，频率越高越明显。到了1.6T时代，单通道速率200G Baud PAM4（基频约50GHz），需要关注的频段高达100GHz。这个频率下，传统有机基板的介质损耗已经高到难以接受，所以行业才在推玻璃基板和陶瓷基板——它们的Df可以低到0.001甚至更低。

我做过的工程经验是：铜柱凸点方案在70GHz以前基本不需要担心凸点寄生效应，真正要操心的是基板过渡区设计；到了100GHz级别，则需要对凸点阵列布局做3D电磁仿真，逐个优化信号凸点周围的地回流凸点位置。地回流凸点不能省，信号凸点旁边如果没有就近的回流路径，返回电流会在基板和芯片之间绕远路，形成环路电感，直接压掉带宽。

4.2 散热设计：别让DSP把整个模块拖垮

800G模块整机功耗普遍在15-25W，其中DSP占比超过一半。这些热量必须从芯片带出去，否则器件性能、波长稳定性、寿命全部受影响。Flip Chip方案里，散热有两条路径：一条是芯片背面贴合散热块或散热盖；另一条是正面凸点导热到基板再传导到外壳或系统散热结构。

我实测过一个有意思的现象：对于颗DSP，正面凸点导热贡献了大约20-30%的热量传导，背面散热块贡献了70-80%。很多人设计散热时只盯着背面，忽略了正面凸点这个通路。把凸点密度从25%提升到40%、并选用铜柱凸点替代锡球凸点后，芯片结温能再降3-5°C。这在一些走线密度允许的场景里是完全值得做的优化。

星形散热概念也说一下：800G模块的散热设计要考虑芯片尺寸、凸点布局、基板热导率、外壳材料四者联动。我通常的做法是先做整机热仿真，把DSP功耗拉满、环境温度设在70°C/85°C两种工况，看哪个环节先顶不住。结果经常是基板的热导率和散热盖的材料选择拖了后腿。铝散热盖热导率约200W/(m·K)，换成铜（约390）能明显降结温，但重量和成本上来了；再往上可以看均热板（VC）或者热管方案，中心到边缘的均热效果更好。

对于1.6T模块，功耗大概率会到30-40W，热设计必须从一开始就介入，不能等样机做出来再打补丁。我的建议是三个必须：必须做整机级热仿真，必须预留散热块固定结构，必须在器件选型时就留出结温余量（TJ设计上限建议留10-15°C余量）。

4.3 可靠性与失效模式：那些年我见过的Flip Chip失效

Flip Chip在光模块应用里最典型的失效模式有三种，我都有第一手经验：

第一种是凸点电迁移（Electromigration）。电流密度过高时，金属原子会沿着电子流动方向迁移，在凸点内部形成空洞甚至开路。这在细间距凸点里尤其危险。预防手段是限制单一凸点的额定电流（铜柱凸点一般每平方厘米允许10^5A左右，具体要算），以及保持凸点间距不小于设计最小值。

第二种是热循环疲劳导致凸点裂纹。这个前面提过，靠Underfill解决。但Underfill材料本身也有寿命，经过1000次温度循环后，Underfill和钝化层、基板之间的界面可能脱粘，应力重新集中到凸点上。这里想说个细节：Underfill的CTE不能只看标称值，有些材料Tg以下CTE很低，但超过Tg后CTE暴增，如果工作环境温度高于Tg，等于没有保护。所以选Underfill时一定要确认模块全年最高工作温度低于材料的Tg。

第三种是凸点与焊盘之间的界面金属间化合物（IMC）过度生长。IMC本身是凸点合金与焊盘金属反应的产物，适度的IMC是正常连接的一部分，但IMC层过厚会变脆，尤其Cu-Sn IMC的电阻率远高于纯铜。高温老化后IMC厚度持续增长，接触电阻缓慢上升，最终表现为突发性的信号劣化或开路。这种失效非常隐蔽，因为它不是突然坏的，而是累计退化。批量验证时，要通过高温存储老化（如125°C/1000小时）来筛选。

5. 良率、成本与供应链：用数据判断Flip Chip方案的可行性

技术指标再漂亮，最终决策还是要落到良率和成本上。这一节从工程经济学角度，把Flip Chip的账算清楚。

5.1 良率杀手Top3与对策

我统计过几个Flip Chip量产项目的失败品分析，良率损失来源主要集中在三块：

首先是凸点制备不良，占比约40%。问题形态包括凸点高度不均、凸点缺失（球没忍住）、凸点桥连（相邻凸点短路）。根因多在电镀工艺（对于铜柱凸点）或印刷工艺（对于锡膏凸点）的参数窗口控制。对策是增加在线AOI（自动光学检测）和SPC管控，凸点高度公差一般控制在±5-10μm以内。

其次是贴片对位偏差，占比约30%。对位偏差超过设计容许值（一般±10μm）会导致部分凸点落在焊盘边缘甚至悬空，回流后形成虚焊。高端贴片机可以做到±3-5μm，但对基板本身的尺寸稳定性有要求。基板在生产后会有翘曲，如果翘曲超过0.5%（即100mm长度翘曲0.5mm），哪怕贴片机精度再高也白搭。对策是贴片前对基板做翘曲检查和整平处理。

最后是清洗不良，占比约20-30%。助焊剂残留导致离子污染，在潮湿环境下引发电偶腐蚀或电化学迁移。对策是优化清洗工艺参数（水温、喷淋压力、清洗时间）和做离子污染度测试（R0SE测试，标准一般要求NaCl等效残留量小于1.56μg/cm²）。

5.2 成本结构：Flip Chip贵在哪里，值不值

不少团队一听到Flip Chip工艺就皱眉，潜意识里觉得成本一定高不可攀。实际上从成本结构拆解来看，结论没那么绝对。我以一个典型的800G光模块（内部含DSP+Driver+TIA等共约10颗Flip Chip芯片）算过一笔账：

看到没有，Flip Chip方案整体成本大约是Wire Bond方案的1.3-1.6倍。但是，如果你把良率改善、电性能提升、散热成本下降、后续返修成本降低这几项全算进去，这个溢价很容易被抵消。尤其是到了800G/1.6T级别，Wire Bond方案很大概率根本达不到指标要求，那就不是成本贵不贵的问题，而是做不做得出来的问题——这种时候讨论成本没有意义。

5.3 供应链与产能：别让单一货源卡脖子

Flip Chip工艺涉及的核心供应链环节包括：芯片代工厂的凸点工艺（或OSAT厂）、基板厂的高频材料与精细线路、Underfill和助焊剂等耗材供应商。目前国内能做高速Flip Chip封装代工的OSAT厂数量不多，产能都比较紧张，我建议大家至少在研发阶段就双源认证——备选两家凸点工艺/封测供应商，避免量产时被单一产能瓶颈卡住。

另外一个容易忽视的点：Flip Chip对晶圆制造提出了额外要求，比如芯片要预留UBM区域、钝化层开口尺寸要精确、需要做晶圆级凸点或WLCSP处理。这就意味着芯片设计阶段就要跟代工厂沟通清楚，不能等到GDSII都定了再改。很多第一次做Flip Chip的团队就是在这里踩坑——芯片设计是Wire Bond思维，焊盘全挤在芯片边缘，根本没有预留矩阵式凸点区域，结果只能重新流片，时间和Money都损失惨重。

6. 下一步演进：从2.5D、3D封装到CPO，Flip Chip的终局形态

写到最后一部分，我想聊聊Flip Chip接下来怎么演化。技术永远在往前走，今天看成前沿的东西，过两三年就是标配。我们需要提前理解趋势，才能做出不后悔的选型决策。

6.1 2.5D/3D封装：光模块会不会变成一块"大芯片"

2.5D封装已经在800G模块里开始渗透（把Driver/TIA集成到DSP旁边的中介层上），到了1.6T时代，这个趋势会更明显。原因是1.6T模块内部通道数更多、速率更高，芯片间的互连密度和互联长度要求更苛刻，只有2.5D能把互连做到极致。

再往下走就是3D封装：把DSP和Driver直接垂直堆叠，通过TSV（硅通孔）互连。3D封装的优势是所有互连都在芯片垂直方向完成，面积极小、路径极短、功耗最低。但这带来两个难题：一是散热，堆叠的芯片中间层热量难导出，需要做嵌入式散热通孔或微流道散热；二是测试，堆叠后中间芯片不可测，要求每颗芯片在堆叠前做到已知良好（KGD）。目前3D封装在光模块里还属于早期探索，短期不用期待量产。

我个人判断，未来1-2年800G/1.6T模块的主流封装形态，大概率是"2.5D集成+Flip Chip互连"的组合：有机基板或硅中介层上，用Flip Chip把DSP和光芯片组连接起来，配合BGA焊球连接到系统板。这种方案兼顾了性能、成本和成熟度，是最稳妥的路径。

6.2 CPO与近封装光学：Flip Chip要从中介层走向"光互连"

CPO（Co-Packaged Optics，共同封装光学）是近两年最热的话题之一，它的核心理念是把光引擎直接封装在交换芯片旁边，用短距离电互连替代可插拔光模块的整个电链路。而光引擎和交换芯片之间的互连，目前主流方案就是"交换芯片Flip Chip到基板/中介层，光引擎也Flip Chip到同一个基板/中介层的另一端，两者之间走光波导或极短电走线"。

从这个角度看，Flip Chip不但不会因为CPO消失，反而会因为CPO而变得更关键——它从"芯片到基板的互连"演变成"多种异质芯片共同搭建一个系统级封装"的基础工艺。到了CPO时代，Flip Chip要面对的挑战还包括：光引擎的内部光纤耦合对准和电互连同时完成，这要求封装设备具备亚微米级的光/电联合对准能力；波导耦合端面的解理精度和洁净度要求极高，否则耦合损耗直接让光链路预算爆掉。

我参与过的CPO预研项目里，最耗时间的不是电性能设计，而是光引擎和基板之间的热失配控制和耦合端面的保护工艺。光波导的折射率对温度敏感，温度漂移会导致耦合效率变化，所以CPO封装里的Flip Chip热管理，不只是为了芯片寿命，更是为了光学稳定性。这一点在写设计需求书时一定要写入，否则后期返工非常痛苦。

6.3 给正在选型的人三条建议

综合这几年的研发经验，给正在做800G/1.6T光模块、或者准备转向这个赛道的朋友们三条建议。

第一，Flip Chip不是"做一个工艺"，而是"换一套设计思维"。芯片团队、基板设计团队、封装团队必须从项目启动就一起工作，共享设计文件，联合做电磁仿真和热仿真。如果还沿用"芯片先设计完再丢给封装厂"的老流程，Flip Chip的优势发挥不出来一半。

第二，从原型阶段就认真对待可靠性验证。不要等到良率爬坡期再做可靠性DOE（实验设计）。凸点材料、Underfill材料、清洗工艺三个因子，加上温度循环、高温老化、湿热偏置三个应力，至少要做一个田口矩阵实验，把最佳参数组合固定下来。这部分工作做扎实，量产阶段省下的时间和成本远超研发期的投入。

第三，关注设备能力边界。Flip Chip产线最关键的设备是贴片机和回流焊炉。贴片机的对位精度、拾取力控制（防止损伤芯片）、以及高密度基板下的视觉对位能力，直接决定工艺上限。回流焊炉的温区数量、温度均匀性和N₂气氛控制，则决定凸点成型质量和空洞率。如果你们是代工合作，一定要去现场审核这些设备的实际state和保养记录，别只看PPT上的参数。

我个人在这个领域的体会是：Flip Chip是一个"细节决定成败"的工艺，每一个看似微小的参数——UBM厚度、凸点间距、助焊剂涂布量、回流曲线、Underfill固化条件——都在最终产品上留下印记。800G/1.6T时代，封装不再是"Back-end"的配套环节，而是和芯片设计、光路设计平起平坐的核心环节。谁能把封装这个层级吃透，谁就握住了下一代高速光互连的命脉。