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简介：这份赛题文档是2016年TI杯大学生电子设计竞赛E题「脉冲信号参数测量仪」的官方题目，面向电子设计竞赛参赛团队、测控类专业学生及从事脉冲信号检测设计的工程师，可作为需求解读、方案论证与系统设计的重要参考。PDF文档全文呈现了赛题的任务与指标：要求测量10Hz～2MHz频率、10%～90%占空比、0.1～10V幅度以及50.0～999ns上升时间，并给出对应误差限；同时设计了频率1MHz、脉宽100ns、幅度5V的标准矩形脉冲发生器，涵盖评分标准、脉冲参数定义及过冲说明，便于对照差异和梳理设计思路。压缩包共1个PDF文件，大小约369KB，内容精炼，携带方便。目前已有372人学习使用，适合赛前研读题目要求、划分模块指标，也可为测量电路与DDS信号源设计提供原始依据。

1. 这道脉冲测量题，难点从来不在“能不能测”，而在“误差怎么分”

做电子设计竞赛的人常有一句口头禅：题目越短，坑越深。2016 年 TI 杯的 E 题“脉冲信号参数测量仪”就是这样一道题——表面只让你测频率、占空比、幅度、上升时间四个参数，外加做一个标准脉冲发生器，但真正看完指标你会发现，四个测量项精度要求横跨了模拟前端、数字计数、高速时间测量三条完全不同的技术路线，而发生器又要做到上升时间不大于 30ns、过冲不大于 5%。这不是一台普通万用表加个计数器就能糊弄过去的题目。

我当时带这个题目时最直观的感受是：频率和占空比的测量，核心在“怎么数得准”；幅度测量核心在“怎么拾取得稳”；上升时间测量核心在“怎么测得够快”；发生器核心在“怎么把沿做得又陡又干净”。四个模块之间还共享同一个 50Ω 输入通道，前端设计的任何一点反射、噪声、带宽不足，都会同时污染四条支路的测量结果。所以这套方案的价值不在某一项黑科技，而在把四条测量支路和一路发生器的误差预算在一套系统里同时立住。

这篇文章适合两类人：一是正在备赛或做课设，需要一套可抄作业的总体方案的学生；二是想把“脉冲参数测量”做成一个完整交付模块、需要明确架构和验收标准的工程师。我会按需求拆解、总体设计、硬件落地、软件算法、调试避坑、验收答辩的顺序把这套方案的完整链路讲清楚。

2. 总体方案设计：四路测量支路与一路输出通道的架构拆分

拿到这个题目先别急着画电路图，建议先做一件事：把四项测量指标按“信号链类型”重新分组。频率和占空比，本质上都是对数字脉冲做时间计数，核心器件是计数器；幅度是模拟量采样，核心器件是 ADC 加峰值检波；上升时间是 ns 级时间间隔测量，核心器件是时间数字转换器（TDC）或者高速等效采样。三类测量共享同一个输入前端，所以总体架构的关键词就是“通道共用、测量分路、算法统一”。

2.1 系统框图：模拟前端、数字测量核心和标准发生器的三块划分

这套方案的硬件由三大部分构成。第一部分是输入测量通道：50Ω 匹配电阻后接宽带运放跟随器，再分两路——一路进高速比较器，把模拟脉冲整形成标准数字脉冲供频率/占空比测量；另一路进峰值检波器加 ADC，做幅度测量。第二部分是数字核心，用 FPGA 做等精度测频、占空比计数和上升时间 TDC 测量，MCU 负责任务调度和人机交互。第三部分是标准脉冲发生器，用 DDS 产生基准波形，经 DAC、整形电路输出 1MHz、100ns 脉宽的标准矩形脉冲。

这里要特别说明为什么用 FPGA 而不是纯 MCU。频率 2MHz 看似不高，但上升时间测量要求分辨率做到 ns 级别，普通 MCU 的中断响应时间在微秒级，完全不够用。FPGA 的进位链延时单元能提供几十皮秒级的时间分辨率，这才是做上升时间测量的关键。占空比计数和等精度测频用 FPGA 的硬件定时器做，也远比 MCU 中断计数更稳。

2.2 等精度测频：为什么不用直接计数法

频率测量有两种常见思路：直接计数法是在固定闸门时间 T 内数被测信号的上升沿个数，算出频率；等精度测频法则把闸门信号改成由被测信号的前沿同步。两种方法看起来差别不大，但误差特性完全不同。

直接计数法的测量误差是 ±1 个被测信号周期除以闸门时间，测 10Hz 低频信号时误差大得离谱。等精度测频法的误差是 ±1 个参考时钟周期除以实际闸门时间，与被测信号频率无关。参考时钟用 10MHz 温度补偿晶振，实际闸门取 0.1s，误差就是 0.1μs / 0.1s，约 0.001%，远优于题目要求的 0.1%。这是成熟测频仪器都在用的办法，我一般也会直接用。

2.3 参数之间的关联：占空比与上升时间的测量矛盾

占空比 D 定义为高电平时间除以周期，用高频时钟分别数高电平和一个完整周期的时钟数即可算出，逻辑上不复杂。真正麻烦的是:当一个脉冲的上升时间本身就有 50ns 时，比较器翻转产生的数字脉冲前沿和实际模拟波形的前沿有一个固定延迟差。如果直接用整形后的数字脉冲测占空比，高电平时间的起点和终点都被比较器延迟“推后”了，但只要两个比较器阈值一致，这个延迟对高低电平时间是等量偏移的，算占空比时分子分母相除就把公共延迟消掉了。这是这个题目里比较少有人提、但实测中真实存在的细节。

上升时间测量则要复杂不少：题目要求测量范围 50.0～999ns，属于“不算太快但对单片机和普通逻辑电路来说已经太快”的量级。设计上需要把模拟脉冲同时送入两路比较器，一路阈值设在 0.1Vm，另一路设在 0.9Vm，分别记录两个阈值跨越时刻的时间差，再除以 0.8 修正斜率，得到的就是定义里的 t_r。这个方案在电路实现上等价于一个“双阈值时间间隔测量器”，FPGA 侧只需记录两个脉冲沿的时间戳。后面的第三章会在硬件细节上展开这套电路，第四章再讲 TDC 时间戳的具体逻辑。

2.4 标准发生器的设计思路：从 DDS 到高速整形

标准脉冲发生器的指标里，频率 1MHz 和脉宽 100ns 都好做，真正难的是上升时间不大于 30ns、过冲不大于 5%。产生一个 30ns 沿的脉冲，用普通运放做方波整形是做不到的，需要高速比较器或者专门的脉冲整形电路。我的做法是：FPGA 产生 1MHz、100ns 脉宽的数字波形，经高速 DAC 转成模拟信号，再用高速比较器把 DAC 输出整形干净。比较器自身压摆率足够快，上升时间做到 20ns 左右问题不大，后面的过冲则靠输出端的 50Ω 匹配和阻尼电阻压掉。这套方案比直接拿 FPGA 的 IO 口输出要干净得多，IO 口输出虽然沿快但振铃严重，很容易把过冲指标打穿。

3. 硬件电路设计：50Ω 输入通道、双阈值比较器与发生器输出级

硬件部分是这套方案里最容易翻车的地方。很多参赛队写方案时会画一个漂亮的电源树，最后死在模拟前端上。这个题目最关键的前端是：输入阻抗 50Ω 匹配、宽带低失真、信号不衰减太多、还要保证 0.1V 小信号能触发比较器。这三个条件同时满足，才谈得上后面所有测量。

3.1 输入通道设计：吸收反射是第一步

输入阻抗 50Ω 不只是为了“接信号发生器方便”，更是为了吸收传输线上的反射。信号发生器的输出阻抗是 50Ω，用同轴电缆连接时，如果测量仪内部也是 50Ω 纯阻性，整条链路就是匹配的，波形不会因为反射叠加而产生过冲畸变。如果输入阻抗不匹配，哪怕只是几十欧姆的偏差，反射回来的波形会和原信号叠加，上升沿处出现台阶或过冲，这会直接毁掉上升时间和幅度两路测量。

3.2 双阈值比较器电路：上升时间测量的硬件核心

在输入信号分路到比较器之前，我通常会在前端加一个高速运放做 1:1 缓冲，隔离被测源和测量输入之间的负载效应。然后信号分三路：一路送峰值检波，一路送主比较器做数字整形，另一路送双阈值比较器组做上升时间测量。

双阈值比较器组是这个题目硬件设计的灵魂：两个高速比较器，阈值分别设置为 0.1Vm 和 0.9Vm。由于 Vm 是测量对象、会随输入幅度变化而变化，所以阈值不能是固定的，必须用 DAC 动态设定。FPGA 先通过 ADC 测出当前信号的幅度 Vm，计算出 0.1Vm 和 0.9Vm 两个电压值，再去配置两路 DAC 输出作为比较器的参考阈值。这个闭环在每次测量开始前都要跑一遍，如果被测脉冲幅度稳定，也可以一次性配置好后连续测多帧。

两个比较器的输出接到 FPGA 的两个输入引脚，FPGA 记录两个上升沿之间的时间差 Δt，则 tr = Δt / 0.8。之所以要除以 0.8，是因为比较器给出的时间差是 0.1Vm 到 0.9Vm 之间的 80% 幅度跨越时间，而题目定义的 tr 也是从 0.1Vm 到 0.9Vm，所以这个换算刚好是线性的。

3.3 峰值检波与幅度测量：两种常用电路的取舍

幅度测量我用的是峰值检波器加 ADC 的方案：输入脉冲通过一个二极管对电容充电，电容上的电压就保持住脉冲峰值，然后让 ADC 采样这个电压。这个方案关键是二极管的正向压降和漏电流。普通的硅二极管正向压降 0.7V 左右，在 0.1V 小信号幅度下直接就测不到了，必须用肖特基二极管或者用运放做“理想二极管”来消除压降。考虑到幅度低至 0.1V，我会做两档自动增益：前级用一个 PGA 可编程增益放大器，0.1～1V 档增益设为 10，1～10V 档增益设为 1，保证 ADC 始终工作在接近满量程区间，测量精度不随信号幅度下降而劣化。

这个模块新手最常见的翻车点，是忽略了峰值检波器的放电时间。如果放电电阻太小，电容上的电压会在脉冲周期内漏掉一部分，导致 ADC 采到的是一个“衰减后的峰值”，实测结果会比真实值偏低。放电电阻要选得足够大，让 RC 时间常数远大于脉冲周期，比如 10Hz 脉冲对应周期 100ms，RC 至少做到 500ms 以上。

3.4 比较器整形与数字脉冲的引出

主比较器的作用是把模拟脉冲整形成标准的 3.3V 数字脉冲，送给 FPGA 做频率和占空比计数。比较器的阈值一般设置为脉冲幅度的一半，或者设置成固定 50mV 以便对 0.1V 小信号也能可靠触发。比较器选型上要注意传输延迟、最小脉宽响应和输出级的驱动能力。题目里的脉冲最小脉宽大约对应 10% 占空比的 2MHz 信号，也就是 50ns 高电平时间，比较器本身必须能响应这么窄的脉冲，所以我会选传输延迟在几 ns 级别的高速比较器。

需要留意的是，比较器输出在数字脉冲边沿处有抖动（抖动），抖动幅度和输入噪声、比较器迟滞大小直接相关。为了减小噪声引起的误触发，可以在比较器正反馈端加一点迟滞，但迟滞太大又会改变脉冲沿位置、影响占空比测量精度。实际操作中我会把迟滞窗口设在 10mV 左右，保证 0.1V 小信号不会被噪声包络淹没，同时不至于明显拖慢边沿。

3.5 标准脉冲发生器：DDS、DAC 与输出匹配

标准发生器的完整链路是：FPGA 内部用 DDS（直接数字频率合成）生成 1MHz 方波序列，脉宽通过一个计数器精确控制在 100ns。因为 1MHz 周期是 1000ns，100ns 脉宽就是 10% 占空比，FPGA 里计数到 99 个周期翻转一次即可，理论误差可以做到非常小。DDS 输出是数字码流，经高速 DAC 转为模拟信号后，再用比较器整形。

这里的核心差异在于最后一点：DAC 直接输出的沿一般只能做到 100ns 以上，达不到 30ns 的上升时间指标。我通常会在 DAC 后面加一级高速比较器做整形，比较器输出沿可以做到 20ns 以内。关键是把比较器输出级当成传输线驱动来设计，输出端串联一个 33Ω 左右的小电阻，配合负载端的 50Ω 形成匹配，过冲就可以压到 5% 以内。如果输出端什么都不加直接连测试设备，传输线上的驻波会让过冲轻松上到 15% 以上，到时候调整机都没用，只能重做输出级。

4. 软件与算法设计：等精度测频、TDC 时间测量与自校准流程

硬件决定测量上限，软件决定指标是否真的能全部拿到。这个项目的软件分成两大块：FPGA 内部的高速逻辑部分（等精度测频、占空比计数、TDC 时间戳）和 MCU 上的任务调度与计算部分。FPGA 逻辑是实时测数据的，MCU 负责算结果、校准、显示、响应键盘。这两者的分工一旦模糊，系统性能就会掉一个档次。

4.1 FPGA 逻辑设计：等精度测频模块

等精度测频在 FPGA 里的实现思路如下：一个预置闸门计数器，一个同步使能信号。预置闸门信号到来后，计数器并不立即开始工作，而是等被测信号的下一个上升沿到来时才让两个计数同时开启；预置闸门信号结束后，同样等被测信号的下一个上升沿到来时才让两个计数同时停止。这样实际闸门时间就是被测信号周期的整数倍，消除了被测信号与闸门不同步带来的 ±1 误差。

// 等精度测频核心逻辑 reg gate_pre; // 预置闸门信号, 由MCU控制 reg gate_actual; // 实际闸门, 由被测信号同步 always @(posedge fx_in or negedge rst_n) begin if (!rst_n) gate_actual <= 1'b0; else if (gate_pre) gate_actual <= 1'b1; else gate_actual <= 1'b0; end // 参考时钟计数 always @(posedge clk_ref or negedge rst_n) begin if (!rst_n) cnt_ref <= 32'd0; else if (gate_actual) cnt_ref <= cnt_ref + 1; end

这段代码里 gate_actual 的置位和清零都被被测信号 fx_in 同步了，所以两个计数器（参考时钟计数器和被测信号计数器）在同一个被测信号边沿开始和结束，不会出现一个先开始一个后结束的情况。参考时钟频率为 10MHz，在 2MHz 最高输入频率下，一个 0.1s 的实际闸门内大约有 20 万个被测信号周期，被测信号计数器的量化误差被控制在很小范围内，频率误差在 0.01% 量级，余量充足。

4.2 占空比计数的双沿捕获法

占空比测量用高频参考时钟直接数脉冲高电平和低电平的时间长度。FPGA 里用两个计数器：计数器 hi_cnt 在高电平期间计数，计数器 low_cnt 在低电平期间计数。上升沿到达时锁存 low_cnt 并清零后开始计高电平，下降沿到达时锁存 hi_cnt 并清零后开始计低电平。

实际处理时要注意：2MHz 信号的周期是 500ns，占空比 90% 意味着高电平时间为 450ns。如果用 10MHz 时钟计数，450ns 只对应 4.5 个时钟周期，量化误差高达 20%。所以我这里会插一个 100MHz 的 PLL 时钟用于占空比计数，100MHz 下 450ns 对应 45 个时钟周期，量化误差降到 2% 以内。如果题目指标再苛刻，就得用 TDC 做高分辨率占空比测量。这个细节是很多队伍翻车的地方——百分百是参考时钟频率不够惹的祸。

4.3 TDC 时间数字转换：上升时间测量的核心算法

上升时间测量的本质是两个事件之间的时间差：0.1Vm 阈值跨越时刻和 0.9Vm 阈值跨越时刻。FPGA 里要做的是一台时间数字转换器。我的方案是用 FPGA 的进位链（carry chain）实现延时线。进位链里的每个 CARRY 单元有固定的传播延迟，大约 20ps 到 50ps（不同芯片工艺不同），把比较器输出的脉冲引入进位链，用统一的参考时钟去采样进位链各级的输出，就能获得脉冲沿在进位链中传播了多远，换算出高分辨率的时间间隔。

具体做法是：比较器的信号进入 FPGA 后经过一个由进位链构成的延时线，延时线各级的输出由寄存器在同一时刻锁存，锁存结果是一个“温度计码”，表示信号在延时线里已经走过了多少级，乘以单级延迟就是信号到达时间的一个高精度表示。

// TDC采集核心: 进位链+锁存器 // carry_chain为FPGA原语例化的进位链延时线 // sample_clk为100MHz采样时钟 reg [127:0] therm_code; // 温度计码 always @(posedge sample_clk or negedge rst_n) begin if (!rst_n) therm_code <= 128'd0; else therm_code <= carry_chain_out; // 锁存整条进位链的状态 end // 后续逻辑将therm_code转为时间值

如果单级延迟按 30ps 计算，128 级进位链能测的最大时间约为 3.4ns，明显不够测 50ns 的上升时间。所以实际设计里需要“粗计数 + 细时间测量”两级结构：粗计数用 100MHz 时钟数完整周期（10ns 分辨率），细时间用进位链测不足一个粗时钟周期的部分。测上升时间时，分别对 0.1Vm 沿和 0.9Vm 沿做一次粗细时间戳，两者相减获得高分辨率时间差。整套逻辑做下来，分辨率在几百 ps 量级，测量误差的绝对值控制在 5% 以内是充分的——唯一要注意的是进位链延迟会随温度漂移，赛前要做一次校准。

4.4 自校准与幅度闭环：让测量结果不“漂”

幅度测量部分需要一次闭环操作：峰值检波器把脉冲峰值变成直流电平后，由 PGA 放大到合适档位，再经 ADC 采集。FPGA 第一次采到的 Vm 值可能偏大或偏小，但只要用同一个 Vm 值去设置比较器阈值 DAC，测出来的 0.1Vm 和 0.9Vm 阈值点就是相对准确的，最终 tr 计算用的是 0.8Vm 的电压差值，对 Vm 的绝对误差不敏感。这个特性保证上升时间测量不容易受幅度测量小幅偏差的影响，属于这个题目里“设计上先天免疫”的误差项。

但幅度测量本身还需要一个修正：峰值检波二极管起了半波整流作用，电容充到的电压是 Vm 减去二极管导通压降，肖特基二极管压降虽然小但不是零。我会在校准流程里让信号发生器输出一个精确 1V 的方波，测出显示值然后算出一个修正系数存到 EEPROM，每次开机时自动做一次单点校准。竞赛环境里现场时间紧张，这个单点校准能省去手动调零的麻烦，属于实操里很实用的一个品控手段。

5. 调试避坑：五个最容易翻车的地方和排查顺序

做测量仪器类题目，调试阶段最大的玄学在于：系统看上去都正常，但某个测试点就是对不上误差范围。这个题目我从带项目到今天，总结出的五条高频翻车原因，每一条都是真金白银换来的经验。

5.1 输入端反射导致的上升沿台阶

现象：用示波器观察输入端信号，上升沿中间有明显的平台或回勾，测量结果显示上升时间偏大且不稳定。

原因：输入端口阻抗匹配没有做好，反射波与入射波叠加在沿上形成了台阶。尤其是在 50Ω 匹配电阻前面还串了个限流电阻的错误设计，会让反射完全没被吸收。

解决：检查 50Ω 匹配电阻是否直接跨接在输入端与地之间，并确保信号线进入 PCB 后先到匹配电阻再分路。匹配电阻尽量靠近 SMA 座放置，走线长度控制在 2mm 以内。

5.2 占空比测量在高频段系统性偏小

现象：低频段占空比测量误差在 1% 以内，但到了 1MHz 以上，显示值总是比实际值小 3% 到 5%。

原因：比较器的传输延迟不是零。比较器翻转需要时间，实际数字脉冲的高电平时间被压缩了，低频时这个固定延迟相对整个周期占比很小看不出来，高频短周期时占比就大了。

解决：在 FPGA 里对比较器延迟做补偿。先用示波器实测比较器从输入跨越到输出翻转的延迟 t_cmp，然后在占空比计算时把高电平时间加上 2×t_cmp（上升沿处延迟一次、下降沿处延迟一次），再做一次百分比计算。注意是加 2 倍延迟，很多队伍只加一倍，结果还是偏小。

5.3 TDC 进位链温度漂移导致的上升时间跳变

现象：刚开机测上升时间还正常，运行十分钟后数值慢慢漂了 3% 左右。

原因：FPGA 进位链的传播延迟会随芯片温度升高而变大，如果校准系数是用室温值算的，热起来后就会系统性偏大。

解决：在系统里做一次“开机校准”和“进程内定时校准”。开机校准可以在测试模式下由 MCU 产生一个已知宽度为 100ns 的校准脉冲，送进 TDC 测一次，反向算出当前温度下的单级延迟值。每十分钟自动重跑一次这个校准流程，把更新后的系数写入寄存器。代码实现里校准和实际测量通过一个状态机切换，不影响测量连续性。

5.4 标准发生器过冲超标

现象：发生器输出测下来上升时间已经做到了 20ns，但过冲一直在 8% 到 10% 之间，怎么加滤波都压不下。

原因：过冲不是由上升沿本身造成的，而是由输出阻抗不匹配引起的振铃。输出端如果没有合适的阻尼电阻，信号在传输线上来回反射形成振铃，表现为过冲。

解决：输出级在比较器输出之后串一个 33Ω 电阻，然后直接接 50Ω 负载，测试点接在负载端。不要试图用输出级并联电容来滤振铃，电容会拖慢上升沿，最终导致上升时间指标不达标。合适的做法是串联电阻加匹配，沿也快，过冲也小。

5.5 幅度测量小信号档位读数乱跳

现象：输入 0.1V 脉冲时，幅度读数在 0.08V 到 0.12V 之间来回跳，没法稳定显示。

原因：PGA 增益设置有问题，或者检波电容的放电在相邻脉冲之间没有完全停止，导致每次采样的电容残留电压不同。也可能是 ADC 参考电压噪声太大，小信号下的有效位数不够。

解决：先把 PGA 通道校准到零输入时输出为零；再把检波电容加大到 100nF，放电电阻加大到 10MΩ；最后在 ADC 采样端加一级 RC 低通滤波，截止频率设在几十 kHz。如果还跳，就加软件多点平均，连续采 16 次取中位数。这样能把跳变压掉，而且不会影响响应速度。

6. 验收与答辩：按评分点逐项复测，把误差表当成答题卡

这套方案做完硬软件，最后的战场在测试环节。电赛和课设的验收逻辑是一样的：评委不关心你的电路理论有多漂亮，只看你实测数据是否落在误差范围内、设计报告里能不能解释清楚每一个数字的来源。所以我带项目时一定会把验收流程本身当作一次“测试工程”来对待，而不是最后找个时间随便测测。

6.1 按题目评分点拆出测试矩阵

用信号发生器分别输出以下标准信号组，每一组记录实测值并计算误差：

这张表打印三份：一份放测试现场、一份夹在设计报告里、一份自己留存。测试时从低难度向高难度推进，先把频率和占空比跑完，再测幅度，最后测上升时间——因为上升时间受温度影响最大，放到后面测能减少前面调试导致的温度漂移干扰。

6.2 答辩时要把“误差预算”讲清楚

很多同学答辩讲方案时喜欢背指标，比如“我们用了等精度测频，所以频率误差是 0.001%”，但评委更想听到的是：你的系统在 2MHz、90% 占空比、10V 幅度这一组最极限条件下，误差来源有哪些、各自贡献多少、合出来的总误差是否还在要求范围内。我一般会提前算一张误差预算表：参考时钟准确度、比较器抖动、TDC 量化误差、ADC 参考电压精度，每一项单独列出来。这样就算被测信号本身有瑕疵，也能说明“误差是测量仪自身的，不是信号源的”。

6.3 一个让我从翻车到稳定的验收习惯

最值得强调的一点是：验收不是把信号发生器接上、读几个数就结束的。从那以后我每次做这类系统，都强制自己走一遍“超范围+极限点”测试：频率测到 2MHz 再多 10%，占空比测到 90% 再多一点，幅度测到 10V 多 0.5V，上升时间测到 999ns 再拉长一些。这个习惯帮我在正式验收前抓住了不止一次因信号边缘刚好卡在指标边界上而暴露的设计问题——当你以极限条件测完所有数据，评委在标准范围内怎么抽测，你都能镇定地低头看数据表，而不是现场改代码。希望这篇文章的完整思路能帮你少踩几个坑，哪怕只是让你在调试时少走一段弯路，也值了。

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