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1. 从"能响"到"好听"：Class D 设计走到第七篇该聊什么

做 Class D 功放做到第七篇，说明前面六篇已经把基础框架、调制方式、死区时间、栅极驱动、输出滤波这些环节都过了一遍。到了这个阶段，还在纠结"能不能出声"就有点说不过去了——真正卡住大多数人的，是效率上去了但失真下不来，或者空载发热正常、带载就炸管这类边界问题。这篇就围绕 Class D 功率电路设计里最容易被忽视、却直接决定成品能不能用的几个硬骨头展开：输出级开关器件的选型逻辑、死区与体二极管导通的权衡、LC 滤波器的实际取值与自谐振陷阱、以及 PCB 布局里那些"原理图看不出来但实测要命"的细节。

关键词 Class D 和功率电路设计，落到工程上其实就是三件事：开关损耗怎么压、EMI 怎么收、失真怎么控。这三者互相拉扯，没有银弹。我见过太多人把仿真跑得漂漂亮亮，一上板子就发现 THD+N 比预期高一个数量级，或者效率在 10W 以下惨不忍睹。问题往往不在拓扑本身，而在那些"教科书一笔带过、实际必须抠"的地方。下面按我自己的调试顺序，把这几块拆开讲。

适合谁看？如果你已经能搭出一个基本能工作的 Class D 半桥或全桥，但指标卡在某个瓶颈上不去，或者正准备从"能响"往"能卖"过渡，这篇的内容应该能帮你省掉几轮打板和炸管的钱。纯新手建议先把前六篇的基础补一补，不然有些取舍逻辑会看得云里雾里。

2. 输出级 MOS 选型：Rds(on) 和 Qg 的账不能只算一半

2.1 为什么"低导通电阻"经常是个陷阱

很多人选输出管的第一反应是打开筛选器，按 Rds(on) 从低到高排，挑最小的那个。这个思路在低频、大电流场景下没错，但 Class D 的开关频率通常在 200kHz 到 1MHz 之间，开关损耗往往比导通损耗还大。导通损耗是 I²×Rds(on)×D，开关损耗是 0.5×Vds×Id×(tr+tf)×fsw，后者跟频率成正比，跟栅极电荷 Qg 强相关。

举个实际数字。假设母线电压 24V，负载电流 3A，开关频率 400kHz。如果选一颗 Rds(on)=5mΩ 但 Qg=40nC 的管子，另一颗 Rds(on)=15mΩ 但 Qg=12nC。导通损耗前者约 45mW（按占空比 0.5 算），后者约 135mW，差了 90mW。但开关损耗呢？Qg 大的那颗，栅极驱动电流需求大，开关过渡时间长，假设 tr+tf 合计 30ns，开关损耗约 0.5×24×3×30n×400k≈432mW；Qg 小的那颗过渡时间假设 12ns，开关损耗约 173mW，省了 259mW。净账算下来，高 Rds(on) 低 Qg 的管子反而更省。

所以选型的正确姿势是：先根据开关频率和电流确定"开关损耗预算"，再在这个约束下找 Rds(on) 够用的管子。一般来说，fsw 超过 300kHz 时，Qg 的权重应该高于 Rds(on)；fsw 低于 150kHz 时，Rds(on) 才重新变成主导因素。

2.2 体二极管反向恢复：半桥结构的隐形杀手

半桥和全桥 Class D 有个绕不开的问题：死区时间内，负载电流会通过下管的体二极管续流。等上管导通时，体二极管需要反向恢复，这个恢复电荷 Qrr 会造成额外的开关损耗和电流尖峰，严重时直接击穿上下管。

选管子时，体二极管的反向恢复特性比 Rds(on) 更值得看 datasheet。普通硅 MOS 的 Qrr 可能几百 nC，而带快恢复体二极管或者用 SiC 肖特基并联的方案，Qrr 能压到几十 nC 甚至更低。实测中我遇到过一颗 Rds(on) 只有 3mΩ 的管子，因为 Qrr 高达 800nC，在半桥硬开关下尖峰电流冲到 20A，直接把驱动 IC 的欠压保护触发了个遍。换成 Qrr=60nC 的型号后，同样的电路尖峰降到 6A 以下。

提示：如果预算允许，半桥以上结构优先考虑带"fast body diode"标注的 MOS，或者干脆用 GaN 器件。GaN 没有体二极管反向恢复问题，但驱动电压窗口窄，需要专门的驱动 IC，这是另一个话题。

2.3 栅极电阻的取值：不是越小越好

栅极电阻 Rg 决定开关速度。Rg 小，开关快，开关损耗低，但 di/dt 和 dv/dt 大，EMI 差，容易振荡。Rg 大，EMI 好，但开关损耗上升，死区时间内体二极管导通时间变长。

我的经验取值方法是：先用 datasheet 推荐值的一半做起点，用示波器看栅极波形和漏极波形的过冲。如果漏极过冲超过母线电压的 20%，就加大 Rg；如果开关过渡时间超过死区时间的 1/3，就减小 Rg。最终目标是让开关过渡刚好在死区窗口内完成，不多不少。这个平衡点每颗管子都不一样，必须实测。

另外，开通和关断可以用不同的 Rg，通过二极管并联实现。开通慢一点压 EMI，关断快一点减少体二极管导通时间，这个技巧在大功率 Class D 里很常见。

3. 死区时间：那个"多也不行少也不行"的参数

3.1 死区时间的本质矛盾

死区时间是为了防止上下管直通而插入的空白期。但死区期间，负载电流只能走体二极管，而体二极管的正向压降通常在 0.7V 到 1.5V 之间，远高于 MOS 导通时的压降。这意味着死区时间越长，体二极管导通损耗越大，输出失真也越明显——因为体二极管压降是非线性的，会在输出波形上产生交越失真。

但死区时间太短，上下管可能直通，瞬间大电流直接炸管。这个矛盾在低压大电流场景下尤其尖锐，因为体二极管压降占母线电压的比例更大。

3.2 实测确定死区时间的完整流程

不要信仿真给的死区时间，一定要实测。我的流程是这样的：

1. 先把死区时间设一个明显偏大的值，比如 100ns，确保不会直通。
2. 用示波器同时看上下管的栅极波形，确认没有重叠。
3. 逐步减小死区时间，每次减 10ns，观察母线电流波形。当母线电流出现尖峰时，说明接近直通了，退回到上一个安全值。
4. 在这个安全值基础上，再留 20% 到 30% 的余量，作为最终死区时间。

实测中，一颗 Qg=15nC 的管子，在 12V 驱动下，开关过渡时间大约 15ns，死区时间设在 25ns 到 35ns 之间比较合适。如果驱动能力弱，过渡时间 40ns，死区就得放到 60ns 以上。

3.3 自适应死区：值不值得上

有些专用 Class D 驱动 IC 带自适应死区功能，能根据负载电流动态调整死区时间。这个功能在负载变化大的场景下确实有用，比如音频功放，轻载时电流小，死区可以短一点减少失真；重载时电流大，死区需要长一点防止直通。

但自适应死区也有代价：控制逻辑复杂，可能引入额外的抖动，而且不是所有场景都能明显受益。我的建议是，如果做的是固定负载或者负载变化不大的场景，手动优化死区时间就够了；如果是宽负载范围的音频功放，自适应死区值得考虑，但要仔细看 IC 的 datasheet，确认它的自适应范围能覆盖你的工作条件。

4. LC 滤波器：截止频率之外的三个隐藏参数

4.1 截止频率怎么定：从载波残留和相位裕度反推

LC 低通滤波器的截止频率 f_c = 1/(2π√(LC))。教科书一般说取开关频率的 1/10 到 1/5。但这个范围太宽了，实际取值要同时考虑两个约束：

• 载波残留：截止频率越低，开关频率的残留越小，但电感电容体积越大。对于 400kHz 开关频率，如果截止频率取 40kHz，二阶滤波器在 400kHz 处的衰减约 40dB，残留大概 1%。如果取 80kHz，衰减约 28dB，残留约 4%。音频应用通常要求残留低于 0.1%，那就得取更低或者用更高阶滤波器。
• 相位裕度：Class D 的反馈环路要穿过 LC 滤波器，截止频率处的相位滞后会影响环路稳定性。截止频率太低，相位裕度不够，环路可能振荡。一般建议 LC 截止频率至少是环路带宽的 3 到 5 倍。

我的经验是，音频 Class D 的 LC 截止频率取 30kHz 到 50kHz 比较稳妥，既能把 400kHz 载波压到可接受水平，又不会太影响环路相位。

4.2 电感饱和电流：不是按额定输出电流选

电感饱和电流的选型，很多人直接按最大输出电流乘 1.2 来选。这个做法在 Class D 里会出问题，因为电感电流是三角波，峰值比平均值高。峰值电流 I_pk = I_out + ΔI/2，其中 ΔI 是纹波电流，通常取输出电流的 20% 到 40%。

假设输出电流 5A，纹波取 30%，峰值就是 5 + 0.75 = 5.75A。如果电感饱和电流只有 6A，接近满载时电感就进入饱和区，电感量骤降，截止频率上升，载波残留暴增，同时电流尖峰可能触发过流保护。饱和电流至少取峰值电流的 1.3 倍，也就是 7.5A 以上。

另外，电感的直流电阻 DCR 直接影响效率。DCR 每增加 10mΩ，5A 输出下就多 250mW 损耗。选电感时，DCR 和饱和电流要一起看，不能只盯一个。

4.3 电容的 ESR 和自谐振：薄膜电容不是随便挑的

输出滤波电容一般用薄膜电容，因为电解电容的 ESR 高、高频特性差。但薄膜电容也有自谐振频率，超过这个频率后，电容变成感性，滤波效果消失。

常见的聚丙烯薄膜电容，1μF 的自谐振频率大概在 1MHz 到 2MHz，0.1μF 的在 5MHz 到 10MHz。如果开关频率是 400kHz，谐波成分能到几 MHz，单靠一颗大电容可能在高频段滤波不足。实用做法是大电容并联小电容，比如 1μF 并联 0.1μF，覆盖更宽的频率范围。

ESR 方面，薄膜电容的 ESR 通常在几 mΩ 到几十 mΩ，对效率影响不大，但在计算滤波器 Q 值时要考虑。Q 值太高，截止频率附近会有峰值，可能放大某些频率的噪声。必要时可以串联一个小电阻做阻尼，或者用铁粉芯电感（本身损耗大，Q 值低）来压低 Q。

5. PCB 布局：那些原理图上看不见的坑

5.1 功率回路面积：EMI 的根源

Class D 的功率回路包括母线电容、上下管、负载。这个回路的面积越大，辐射 EMI 越强，因为高频电流环路相当于一个天线。布局的第一原则是让功率回路面积最小。

具体做法：母线电容紧贴上下管放置，负载走线尽量短且宽。半桥结构中，上管、下管、母线电容应该形成一个紧凑的三角形或矩形，不要为了"好看"把器件排成一排。我见过一个板子，为了布局整齐把母线电容放在板子边缘，功率回路面积大了好几倍，EMI 测试直接超标 10dB。

5.2 栅极驱动回路：别和功率回路共用路径

栅极驱动回路的电流虽然小，但 di/dt 很高，如果和功率回路共用走线，功率回路的噪声会耦合到栅极，导致误触发。栅极驱动走线要单独走，尽量短，回路面积也要小。

驱动 IC 的地和功率地要在单点连接，不要大面积铺铜连在一起。单点连接的位置选在驱动 IC 的 GND 引脚附近，这样驱动回路的噪声不会窜到功率地。

5.3 散热焊盘和过孔：热阻账要算清楚

MOS 的散热焊盘下面要打足够的过孔到背面铜皮。过孔的热阻大约每个 100°C/W，如果打 9 个过孔，并联后约 11°C/W。加上 PCB 铜皮到环境的热阻，整体可能到 30°C/W 以上。

假设 MOS 损耗 2W，环境温度 40°C，结温就是 40 + 2×30 = 100°C，接近很多 MOS 的 125°C 上限。如果损耗再大一点，或者环境温度更高，就危险了。大功率场景下，散热焊盘要打 12 个以上过孔，背面铜皮面积要足够，必要时加散热片。

注意：过孔不要只打在焊盘正下方，焊盘边缘也要打，因为热量是从芯片中心向外扩散的，边缘过孔能更有效地把热量导走。

6. 实测调试：从波形里读出问题

6.1 上电顺序和初始检查

第一次上电，不要直接加满载。我的习惯是：

1. 母线电压先设到额定值的 1/3，用电子负载设一个很小的电流，比如 100mA。
2. 看静态电流，如果超过预期值很多，说明有直通或者振荡，立刻断电检查。
3. 用示波器看输出波形，确认开关频率正确，没有异常振荡。
4. 逐步加大负载和母线电压，每步都看波形和温度。

这个流程能帮你把问题定位在早期，避免一上电就炸管。

6.2 关键波形怎么看

• 栅极波形：看上升沿和下降沿是否干净，有没有振荡。振荡说明驱动回路电感太大或者 Rg 太小。
• 漏极波形：看关断时的过冲。过冲超过母线电压 20% 就要处理，加大 Rg 或者加吸收电路。
• 输出波形：看有没有交越失真。交越失真通常是死区时间太长或者体二极管压降太大。
• 母线电流波形：看有没有尖峰。尖峰说明直通或者体二极管反向恢复太猛。

6.3 效率曲线的异常解读

效率曲线在某个功率点突然下降，通常有几个原因：

• 电感饱和：输出电流超过电感饱和电流，电感量下降，纹波电流暴增，损耗上升。
• 死区时间不合适：轻载时死区时间相对过长，体二极管导通损耗占比大；重载时死区时间相对过短，直通风险增加。
• 散热不足：MOS 结温升高，Rds(on) 增大，导通损耗上升，形成正反馈。

我遇到过效率在 20W 左右突然掉 5% 的情况，查了半天发现是电感在 20W 时进入饱和。换了一颗饱和电流更大的电感后，效率曲线就平了。

7. 几个我踩过的坑和对应的解法

7.1 驱动 IC 欠压保护误触发

有一次调试半桥 Class D，带载到 3A 时驱动 IC 突然保护，输出关断。查了半天，发现是体二极管反向恢复产生的电流尖峰，通过驱动 IC 的地引脚耦合，导致内部欠压检测误判。解法是在驱动 IC 的 VCC 引脚就近加一颗 1μF 陶瓷电容，地引脚单独走线到功率地单点，问题解决。

7.2 输出滤波电容发热

一颗 1μF 薄膜电容在 400kHz 下发热明显，摸上去烫手。算了一下，电容的 ESR 约 20mΩ，纹波电流约 1A，损耗就是 20mW，不应该烫。后来发现是电容的自谐振频率刚好在 400kHz 附近，阻抗最低，纹波电流全走它，实际电流远大于计算值。换成自谐振频率更高的型号，或者并联一颗小电容分担电流，温度就降下来了。

7.3 死区时间随温度漂移

冬天调的板子，夏天拿到室外用，死区时间因为驱动 IC 的传播延迟随温度变化而缩短，导致直通炸管。死区时间要按最高工作温度留余量，不能只在室温下调好就完事。我的做法是死区时间在室温下留 50% 余量，高温下至少还有 20%。

7.4 母线电容的纹波电流被低估

母线电容要吸收开关频率的纹波电流，这个电流可能比输出电流还大。选电容时，纹波电流额定值要按实际波形算，不能只看容值。我见过用一颗小容值电容导致纹波电流超标，电容鼓包的案例。母线电容的纹波电流额定值至少取输出电流的 1.5 倍，大功率场景下要并联多颗分担。

8. 从这一篇往下走的方向

Class D 功率电路设计做到这个深度，基本已经能覆盖大部分中小功率场景了。再往上走，要么是往更高频率（GaN、SiC）要效率和体积，要么是往更大功率（全桥、多电平）要输出能力，要么是往更高集成度（专用 IC、模块化）要开发速度。每条路都有各自的坑，但底层逻辑还是这篇里反复强调的那几条：开关损耗和导通损耗的平衡、死区时间的精确控制、滤波器的实际特性、布局对 EMI 和热的影响。

我个人在实际操作中的体会是，Class D 的调试时间分布大概是：原理图设计 20%，PCB 布局 30%，实测调试 50%。布局和调试占大头，因为很多问题只有上板子才能暴露。所以别在仿真上花太多时间追求完美，早点打板实测，从波形里找问题，迭代速度反而更快。另外，手边常备几颗不同 Qg 和 Rds(on) 的 MOS，不同死区时间下换着试，比单纯算来算去效率高得多。