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每年秋招一到，IC圈子里最常被同学们拉着问的一类题，就是电源。你别管投的是数字IC设计、模拟版图还是系统硬件岗，DCDC总会出现，只是问法不同。有些人被问“4.2V转3.3V，你选DCDC还是LDO”，有些人被要求当场手撕Buck的伏秒平衡公式，还有人不信邪地栽在“Boost为什么带宽做不高”这种痛点上。这篇文章把我在面试辅导和实际备赛过程中总结到的高频DCDC问题整理成一份能直接抄作业的清单，连同答题思路、计算方法和踩坑经验一起写出来，希望帮你把这根硬骨头啃干净。

这份整理适合三类人：正在准备IC秋招/实习面试的数字或模拟方向学生；做硬件系统设计想补电源知识的人；以及已经工作但想系统梳理DCDC基础的工程师。我的原则很简单——不背题，不讲空话，所有内容奔着面试官真正想听的东西去。

1. 面试总览：DCDC在IC秋招里为什么总被翻牌子

1.1 面试官问DCDC，到底想考察什么

先说结论：面试官问DCDC，很少只是想听你背一个公式，而是看三件事——原理是否通透、工程判断力是否在线、遇到没见过的问题会不会拆解。

原理通透的意思不是“我记得Buck输出等于Vin乘占空比”，而是你能从电感“电流不能突变”这个基本事实出发，把开关管的开和关分别建立了什么电压关系推导出来。工程判断力则体现在选型题上，比如给一个输入电压范围和负载电流，你能不能快速判断用哪种拓扑、效率大概多少、纹波能不能接受。拆解能力最值钱，因为面试官经常会故意问一个看起来超出范围的问题，比如“三端口DCDC你能讲讲吗”，其实是想看你会不会把它拆成熟悉的端口能量流动问题。

所以我的建议是，准备DCDC面试不要按“题目背答案”来搞，而是按“知识点如何串联”来搞。DCDC的核心就八个字：拓扑、公式、环路、选型。你把这四块串成一个整体，面试时无论问题怎么换，都能接得住。

1.2 必问题：4.2V转3.3V，选DCDC还是LDO

这道题几乎每个电源相关岗位的面试都会出现，但它是个典型的“看似送分、实则送命”题。如果你上来就答“用DCDC”，那面试官马上会加条件：“如果负载只有1mA呢？”如果你答“用LDO”，他又会追问：“如果负载是2A呢？”所以正确姿势不是站队，而是先拆条件。

我们可以拿“4.2V转3.3V”这个具体场景算一笔账。先看LDO，它本质上是一个线性调整管，输入输出压差越高，损耗越大。负载电流为1A时，压差0.9V，功率损耗是0.9W，输入功率3.78W，效率只有78.6%。再看DCDC，Buck模式效率做到90%不难，损耗大约0.37W，省下的功率相当可观。所以只要负载电流超过两三百毫安，DCDC在效率上几乎是碾压优势。

然后看纹波。DCDC由于是开关斩波，输出纹波通常有几十毫伏，而LDO的输出噪声可以控制在几毫伏以内。如果后面接的是射频收发机、模拟传感器这类对电源噪声很敏感的东西，DCDC纹波会直接耦合到信号链路里。很多系统最后的方案是DCDC先把电压粗调下来，再用LDO做第二级精细稳压，这叫“DCDC+LDO两级方案”。

最后看输入电压范围。锂电池满电4.2V，但放到末期可能低于3.3V，如果后级一定要稳住3.3V输出，传统Buck在输入低于输出时已无法工作，这时候要么选Buck-Boost，要么选压差足够低的LDO。所以回答这道题时，你可以先复述条件：“负载电流多大、纹波要求多少、输入电压范围覆盖到哪儿”。面试官最喜欢听到这种先把边界条件列清楚的回答，比直接给死结论强出一大截。

1.3 一张DCDC高频考点地图

为了不让自己复习跑偏，我通常会给面试者画一张考点地图，基本覆盖了秋招里80%以上出现的DCDC问题。

有了这张地图，你复习的时候至少有个骨架，不会今天翻一篇文档看离散元件、明天又跳到环路补偿。后面所有内容都是沿着这张图展开的。

2. 手撕时间：三大拓扑公式与电感电容选型

2.1 Buck电路：伏秒平衡到底怎么推

数字IC设计的笔试题里，“手撕Buck公式”是高频动作。你需要在白板上从头推导Buck的输入输出关系，很多同学会直接写Vout=Vin*D，但面试官要的是推导过程。

开始之前先画一个Buck电路草图：开关管串联在输入与电感之间，电感后面接负载，负载两端并联二极管（或同步整流下管）和输出电容。开关管导通时，电感左端接Vin，右端接Vout（忽略开关管压降），电感上电压是Vin-Vout，电流线性上升。开关管关断时，电感左端被二极管钳到接近地，电感上电压是Vout，电流线性下降。注意电压方向习惯，续流阶段电感两端电压方向是反的。

伏秒平衡说的是：电感在稳态的一个开关周期里，电压对时间的积分必须为零，否则电感电流一个周期后会发生变化，无法稳定。于是可以得到：

(Vin-Vout) * D * T = Vout * (1-D) * T

两边同时除以T，展开后就是VinD - VoutD = Vout - VoutD，消掉两边相同的VoutD，最终得到Vout = Vin*D。

这个推导看起来简单，但有几个小细节值得在面试时主动提一下。一是你假设了续流二极管压降为0，在同步整流Buck里这个假设更合理，因为下管是MOS管导通电阻很小；如果是非同步Buck，二极管压降会造成输出偏低，占空比公式要修正。二是你没有提电感电流是否连续，刚才的推导默认CCM；如果电感已经断了电，CCM/DCM交界处的占空比公式就不是这么简单了。主动提一句“这是CCM下的结论”，面试官会认为你真的想清楚了边界条件。

2.2 Boost与Buck-Boost：参数表里最容易被翻车的两个

Boost的推导思路和Buck一致：电感在开关管导通时直接接到输入V源上储能，电感电流上升，电感两端电压约等于Vin；开关管关断时，电感电流流过二极管向输出电容充电，此时电感左端被输入源拉住，右端通过二极管向输出推，所以输出必须高于输入，否则二极管不会导通。伏秒平衡写出来是VinDT = (Vout-Vin)*(1-D)*T，化简得Vout = Vin/(1-D)，也就是D = 1-Vin/Vout。

Buck-Boost这个名词在面试里一出现，很多人第一反应是“Buck和Boost串联”，这么说没问题，但要注意更常见的一种是反极性结构。反极性Buck-Boost的输出电压是负的，公式是Vout = -Vin * D/(1-D)，所以占空比D = |Vout|/(Vin+|Vout|)。面试里如果问“你怎么产生一个负压”，说的就是这个结构：开关管导通时电感被输入源充电，关断时电感电流不能突变，只能通过二极管流向负输出端，把输出节点拉成负电压。这类负压电路在运放供电、LCD偏置和音频系统中都很常见，知道这个点非常加分。

这三个拓扑的输入输出关系，可以做成下面这张对照表，面试前快速扫一眼就够：

注意Buck-Boost公式里的符号，取决于你用的是同相同步Buck-Boost还是反极性Buck-Boost。面试时先问清楚题目场景，不要闷头写一个公式。

2.3 电感选型：一个公式把纹波电流算明白

很多同学背了不少DCDC公式，但一遇到“这个电感为什么选2.2μH”就卡壳。其实电感选型有标准流程，核心是先确定允许的纹波电流。

纹波电流的物理感念是：开关导通和关断时，电感电流以一个三角形波形在平均值Iout上下波动。工程上一般把电感纹波电流取满载输出电流的20%到40%，取太小电感体积大、成本高、瞬态响应慢；取太大输出纹波电压变大，对电容和EMI压力也变大。公式是：

L = (Vin-Vout) * D / (ΔI_L * fsw)

其中ΔI_L是纹波电流峰峰值，fsw是开关频率。我们代入一个实际例子：输入3.7V，输出1.8V，输出满载电流2A，开关频率1MHz，取纹波电流为满载电流的30%，也就是0.6A。先算占空比D=1.8/3.7≈0.486，Vin-Vout=1.9V，代入：

L = 1.9 * 0.486 / (0.6 * 1e6) ≈ 1.54μH

实际产品中不一定有1.54μH这个标称值，通常会取到最接近的标准值1.5μH或稍微偏大到2.2μH。取偏大的电感纹波电流更小，输出更干净，但体积和成本上升，瞬态响应变差。这里就体现了工程师的平衡能力，在面试中可以说“我会先算出一个理论值，再结合封装尺寸和供应商库存取标准值”，这是正常工程流程。

2.4 输出电容和饱和电流：两个最容易忽略的隐蔽考点

输出电容的取值很多时候是被“纹波电压要求”反推出来的。理想电容上的纹波电压可以近似为：

ΔVout ≈ ΔI_L / (8 * fsw * Cout)

代前面数据，如果要求纹波20mV，Cout = 0.6 / (8 * 1e6 * 0.02) ≈ 3.75μF。但工程上不会只按这个公式选，因为实际电容有ESR，ESR贡献的纹波是ΔI_L * ESR。陶瓷电容ESR很小，但叠加大电流后也不能忽略；电解电容ESR大，必须单独计算。再加上陶瓷电容在直流偏压下容值会下降（DC-bias特性），所以实际设计时往往要选比计算值大好几倍的容值，比如算出来3.75μF，最后选22μF都不过分。

还有一个隐蔽考点是峰值电流。电感里的真实电流不是Iout，而是Iout加上ΔI_L/2。前面例子里峰值电流是2A+0.3A=2.3A，选电感时饱和电流至少要留20%到30%余量，也就是至少2.7A到3A。很多同学只看电感的额定电流（有效值）去选型，结果重载时电感饱和感值掉下来，效率骤降甚至炸机。面试时能主动说出“饱和电流按峰值电流再加30%裕量选”，绝对是一个加分项。

3. 环路补偿：面试加分题的核心玩法

3.1 稳定性三件套：穿越频率、相位裕度、增益裕度

DCDC面试里能聊到环路补偿，通常说明你前面答得不错，面试官开始探你的上限。这里不要求你像做电源设计一样把整个小信号模型推一遍，但至少要能把下面三个概念说清楚。

穿越频率fc是开环增益降到0dB时的频率，通俗说就是系统“反应速度”的指标。穿越频率越高，环路响应越快，负载突变后电压恢复越快；但太高会把开关噪声和采样延迟引入环路，容易不稳定。工程经验一般把fc压在开关频率的1/10到1/5之间，比如开关频率1MHz，穿越频率设在100kHz到200kHz左右。

相位裕度PM是指在穿越频率处，实际环路相位距离-180度还有多少余量。PM太小，环路在扰动下容易震荡；PM足够，环路就稳定。工程目标通常要求PM大于45度，设计时最好留到60度左右。增益裕度GM则稍微冷门一点，但至少也要有10dB以上，否则某些条件下增益波动也容易把环路推向不稳定。

如果你觉得这三个参数有点抽象，可以把它想成开车：穿越频率是你踩油门的响应速度，相位裕度是方向盘的稳定余量，增益裕度是路面的安全冗余。三者要一起看，只追求其中一个肯定会翻车。

3.2 Type-II和Type-III补偿网络，到底怎么选

面试题目里常见一问是“这个DCDC该用Type-II还是Type-III补偿”。很多候选人一上来就背“陶瓷电容用Type-III，电解电容用Type-II”，这没错，但你要是再往前走一步，能说出底层原因，面试官就会眼前一亮。

输出电容ESR比较大的时候，比如用铝电解电容，ESR会在环路里产生一个零点，这个零点对相位起到提升作用，相当于帮了环路一把，此时只需Type-II补偿，也就是一个积分极点、一个零点就够了。但现代DCDC越来越多用陶瓷电容，陶瓷电容ESR非常低，ESR零点被推到很高频，几乎没法提供中频段的相位提升，所以你需要Type-III补偿网络来额外制造两个零点，把穿越频率附近的相位拉回来，保证有足够的相位裕度。

面试时可以这么组织语言：“我会先看输出电容类型和ESR。ESR大，Type-II就行；ESR小，用Type-III提供更多相位提升，才能把带宽做高。”这段话既有工程判断，又体现你对环路本质的理解。如果再进一步，你可以补充一句控制模式因素——电压模控制功率级有LC双极点，一般需要Type-III；电流模控制把电感电流变成内环，功率级变成单极点系统，Type-II往往就够了。

3.3 电压模和电流模，面试里应该怎么讲

控制模式这个话题近几年在秋招面试里出现频率越来越高。简单说，电压模就是只采样输出电压，和基准电压比较后产生误差信号，再去控制占空比。这种方案电路简单，抗噪声能力强，但Buck功率级是LC二阶系统，两个极点都在，补偿起来麻烦，需要Type-III帮忙。

电流模是在电压模基础上多了一个内环，把电感电流也采样回来，和误差放大器的输出比较，占空比由两个信号共同决定。这样电感电流实际上被约束住了，功率级看起来只剩一个极点，补偿网络简化成Type-II就行，而且对输入电压变化的响应更快。但电流模不是没缺点，它容易在占空比超过50%时出现次谐波振荡，解决办法是加斜坡补偿。

我建议面试时不要只停留在“电流模更好”这种判断，可以加一句“所以在电流模控制器里我都会留意次谐波振荡风险，需要合理设置斜坡补偿斜率”。这一句话足以说明你真的做过闭环设计，而不是只看过教科书。

3.4 Boost的右半平面零点：面试官最爱挖的坑

如果在DCDC面试里被追问环路，十个面试官里有六个会问你右半平面零点，这是一个区分度极高的考点。

右半平面零点是Boost和Buck-Boost在CCM模式下特有的现象。它带来的物理表现是：你突然加大占空比想提高输出电压，但能量要先存进电感里，输出在短期内反而会先下跌一下，然后再上升。这个“反直觉的延迟”在频域里就是一个右半平面零点，它会带来90度的相位滞后，而且无论你怎么补偿都补不回来。

正因为右半平面零点存在，Boost和Buck-Boost的穿越频率不能做得很高，通常只能压在右半平面零点频率的1/3到1/5以内，否则环路很容易不稳定。这就是为什么同功率等级的Buck带宽可以做到100kHz以上，而Boost可能只能做30kHz到50kHz。面试时你主动把这个说出来，基本就能把被动答局面变成主动控场。

4. 数字IC视角下的DCDC：功耗、电源域和电源完整性

4.1 数字IC面试为什么也要聊DCDC效率

很多人投数字IC设计岗，以为DCDC只是硬件工程师的事，结果面试官突然抛出一句“我们这颗芯片整机功耗多少，电池供电能用多久”，瞬间就懵了。其实数字IC和DCDC的关系非常紧密：芯片要工作，必须要电源，而电源转换效率直接决定了系统总功耗。

举个例子，一颗SoC从3.3V供电，满载电流1.5A，输出功率就是4.95W。如果系统里用的是LDO，假设输入5V，那LDO的输入功率就是7.5W，损耗2.55W；如果换DCDC，假设效率90%，输入功率大概5.5W，损耗只有0.55W。这2W的差距对电池续航影响巨大。所以在数字IC项目里，电源方案选型往往和芯片本身的功耗指标绑在一起考虑。

动态功耗公式P=CV^2f也是数字IC面试常客。当你有多个电压域时，每降低0.1V核心电压，动态功耗就按平方关系下降。这也是为什么芯片里要做DVFS，动态调压调频，而DVFS的实现依赖DCDC或LDO能快速响应电压切换指令。

4.2 多电压域：为什么不用一个大DCDC搞定所有供电

很多系统级芯片里同时存在0.8V的CPU核心域、1.1V的一些内存接口域、1.8V的IO域和3.3V的模拟域。理想情况下能不能用一个DCDC统一供电？不能，原因有三点。

第一，不同域的电压值不同，一个DCDC只能输出一个稳定电压。第二，不同域的负载特性差别很大，核心域可能是几A的突发大电流，模拟域可能只有几十mA，用一个DCDC很难同时兼顾动态响应和轻载效率。第三，从功耗管理角度说，每个电源域需要独立开关，做power gating时某个域彻底断电，另一个域还要继续工作，只有独立电源才能实现。

面试如果问到“多电源域怎么设计”，你可以补充一个关键点：低压大电流的域一般用DCDC，因为效率要求高；小电流但噪声敏感的域用LDO，因为干净。有些高端方案甚至会用可编程多相Buck来给核心供电，配合LDO给模拟/IO供电。这就体现了你从系统层面做电源规划的思路。

4.3 去耦电容和IR drop，怎么从DCDC扯到芯片内部

DCDC输出端看着很稳，但到了芯片管脚上，电压往往已经掉了一截，这就是电源完整性里的IR drop问题。电流走线电阻会造成静态压降，电流突然变化时，走线寄生电感又会产生L*di/dt的动态压降，芯片内部看到的电压可能比DCDC输出端低几十甚至上百毫伏。

应对手段就是去耦电容分层布置：DCDC输出附近放中等容量陶瓷电容，负责稳住1MHz到几十MHz的中频；芯片管脚附近放几百nF到1μF的小容量电容，负责抑制更高频的瞬态；芯片封装和die上还要放更小的片上电容，负责最高频段的电流需求。面试时你可以把这件事描述成“不同频率的电流需求由不同层级电容来响应”，既有空间层次感，又比单纯背一堆容值显得高级。

顺便说一句，如果面试官继续追问“为什么DCDC输出纹波在芯片端反而可能变大”，答案核心就是走线寄生电感和负载瞬态电流的相互作用，高频纹波成分会在线感上产生额外压降，所以高频去耦必须靠芯片端小电容。

5. 高频问答速查和面试避坑

5.1 高频问题清单：面试前十分钟快速回顾

这份清单直接浓缩了最常见的问题和参考思路，可以当作考前过一遍的速查表。

表格里的每一条都不是让你背答案，而是让你在脑子里过一遍“如果把这道题当成手撕题，我能不能把关键逻辑讲出来”。

5.2 易错题复盘：人人都会翻车的几个细节

第一道易错题是“同步整流MOS在轻载时会不会电流倒灌”。答案是会。同步整流Buck在DCM模式下，如果下管导通时间太长，电感电流已经降到0以后，负载电流又无法吸收反向电流，电流就会从输出端通过下管反灌回电感，造成能量浪费和效率下降。解决办法是过零检测，电感电流降到0时立刻关断下管，让系统继续工作在DCM。

第二道易错题是“PFM和PWM怎么选”。很多同学知道轻载用PFM，但说不清为什么。PWM模式下开关频率固定，每个周期都有开关导通和关断损耗，即使负载几乎为空，控制器还在高频工作，损耗固定在那里。PFM则根据负载轻重调整脉冲频率，负载轻时开关次数少，静态损耗小，所以效率高。代价是输出纹波变大、开关频率不确定，容易造成EMI问题，因此一些系统会在重载时切回PWM，轻载再切PFM。

第三道易错题是“输入电压变化时Buck占空比会不会自动调整”。这是一个负反馈问题。如果输入电压突然升高，输出电压会瞬间往上跳一点，反馈环路里的误差放大器检测到输出偏高，会调低占空比，把输出拉回去。如果输入电压降低，占空比会增大。面试官在这里真正想问的是“Buck闭环能不能稳定输出电压”，答案是可以，前提是环路补偿设计得当。

5.3 冷门但会突然袭击的题：负压、IC卡、三端口

负电压电路前面已经说过，核心是用反极性Buck-Boost。面试官如果问“怎么产生-5V”，你可以直接画拓扑：开关管导通时电感储能，励磁电流从输入经过电感流到地；开关管关断时电感电流通过二极管流到负载，输出节点被拉负。然后写出占空比D=|Vout|/(Vin+|Vout|)，并强调负压输出同样需要反馈环路和补偿，只是参考地变成了系统负压轨。

接触式IC卡接口这个冷门题，最近几年反而被越来越多的公司拿出来问，因为它把电源和通信接口结合在一起。接触式IC卡接口按标准不同，供电电压有5V、3V和1.8V几档，读卡器需要根据卡的类型快速切换供电电压。由于读卡电流一般只有几十毫安，用LDO更合适，因为LDO噪声低、电路简单，而且小电流下效率损失也不大。如果系统本身是电池供电，可能先在前面放一个DCDC把电池电压转成5V，再用LDO精细调给卡供电。面试答这道题时，把“选型依据”说清楚比背几档电压值重要得多。

三端口DCDC是相对更新的概念，主要出现在新能源、储能和车载场景。它通常有一个输入端口、一个负载端口和一个储能端口，能量可以在三个端口之间灵活流动。比如光伏输入既能直接给负载供电，又能在负载轻的时候把多余能量存进电池，负载重的时候由电池和光伏同时供电。面试遇到它别慌，你不需要推导公式，只要说出“三端口变换器本质是把多个端口能量流进行统一管理”就够了，再补一句“它比背靠背用两个两端口DCDC体积更小、效率更高”。

5.4 面试答题的节奏感：先画图再列条件

我陪不同同学做了很多轮模拟面试，发现表现差异大的不是知识量，而是答题节奏。拿到一道DCDC题，最怕的就是闷头说一堆结论，面试官根本跟不上你的思路。

比较稳的节奏是四步走。第一步，画图。哪怕是手绘一个简化的Buck或Boost电路，画完电路拓扑，你的思路就有了锚点，面试官也能顺着你的图往下问。第二步，列条件。明确输入输出电压、负载电流、开关频率、纹波要求，这相当于把问题重新定义一遍，确保你和面试官对齐了边界。第三步，给结论和公式。比如推导伏秒平衡、算出电感值，过程要写得清楚。第四步，补限制。主动说一句“这个结论在CCM下成立，DCM会有差异”或“实际选型还要留饱和电流裕量”，给整个回答收一个带工程感的尾。

这一步走下来，即使中间有小错，面试官也会觉得你的思维是完整的，而不是零散知识点的拼凑。我反复给同学们强调：面试官要的不是完美的标准答案，而是一个能结构化思考的工程师。

这套DCDC知识体系，我在自己准备面试和帮别人模拟面试时反复用了很多轮，最大体会是：不要执着于背住某个数值或某条结论，而是把每个问题拆成“拓扑、公式、环路、选型”四个维度去串。串得起来的题目，怎么问都不怕；串不起来的，就算把答案背下来，换个问法照样露馅。秋招路上题目千变万化，但电源的核心逻辑就这么多，把这份整理吃透，DCDC这块基本就稳了。