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做版图验证的都知道，平时跑LVS最顺手的source是CDL或SPICE格式的网表，层次清晰、器件完整，往Caliber里一丢就能比对。但我在某次模块级LVS上碰了个挺尴尬的情况：整个数字模块PR完之后，交付给我的只有一个门级Verilog网表，也就是俗称的“纯.v网表”，CDL网表压根不存在。当时项目节点又紧，我硬着头皮研究了一轮“Caliber 纯.v网表书写规范”和“.v网表转spi网表的转换逻辑”，把工具怎么解析、书写端怎么配合、报错怎么追根因都摸了一遍。这篇文章就是我整理的实战总结，适合那些手里只有Verilog网表、却必须用Caliber完成LVS比对的场景。

先说结论：纯.v网表不是不能用来跑LVS，但必须先搞清楚它的书写边界，以及Caliber在接收这类逻辑网表时内部做了哪些转换动作。你能不能在书写阶段少踩坑，直接决定后面LVS能不能一遍过。

1. 什么场景下才会拿着“.v”去和版图比LVS？搞懂需求再定规范

1.1 最常见的三类应用场景

我遇到的情况，基本可以归结为三类：

第一类，数字模块的独立验证。比如SOC里的某个数字IP或标准单元簇，前端给出来的是综合或PR之后的结构级Verilog网表，而版图端已经画好了对应模块。这个时候拿Caliber去比对，source就只能用这份.v文件。

第二类，混合信号芯片的顶层LVS。模拟模块一般用SPICE网表，但数字部分往往是一大坨门级Verilog。有些团队会把数字模块的.v经过转换后作为顶层LVS的一部分，验证数字模块端口和电源地的连接是否和版图一致。

第三类，客户或代工厂交付核对。某些代工厂在流片之前需要确认版图与逻辑网表的最终一致性。这个时候如果手头没有CDL，就必须用Caliber直接读取结构化的Verilog网表，或者先把它转成SPI格式。

无论哪类场景，本质需求都是同一个：Caliber需要一份能解析、能映射、能和版图提取器件比对的网络连接描述。纯.v网表只要满足这个需求，就具备作为LVS source的资格。

1.2 纯.v网表和普通CDL/SPICE网表的本质差异

这里有个概念必须先掰清楚。传统LVS里我们用的SPICE网表，是“器件级网表”，里面直接展开MOS管、电阻、电容，用.subckt定义层次。但纯.v网表是“门级或结构级网表”，里面只有模块定义和单元例化，没有晶体管级的展开。

两者的差异我列在下面：

所以“纯.v”里的“纯”字是有讲究的——指的是纯粹的、结构化的、门级或者RTL结构级Verilog，而不是行为级的always描述或一堆assignment。Caliber不解析行为级逻辑功能，它只关心模块和例化之间的关系。

1.3 为什么标题重点强调“书写规范”而不是“工具操作”

我在研究过程中发现一个规律：Caliber对.v的解析报错，绝大多数不是工具抽风，而是源文件书写本身不规范。比如端口漏了、位宽没对齐、电源地没体现、悬空节点没处理、残留了宏定义。也就是说，如果你能从书写端控制质量，后面转换和比对会顺很多。

这一点我在多个项目里反复验证过。同样一份逻辑电路，手写规范的和自动生成后不管的，在Caliber里的表现天差地别。规范好的网表，LVS基本一次能跑到终端；不规范的网表，光是修报错就能耗掉一整天。

2. 把.v喂给Caliber之前，先按这几条书写规范自查

2.1 端口声明：方向要完整，电源地要显式化

这是纯.v网表书写里最关键的一条，也是最多人踩的坑。很多综合工具导出的Verilog网表，顶层模块只写了信号端口，电源地VDD/VSS是通过库单元隐含连接的，或者干脆用supply1/supply0声明一下就算了。

但Caliber读这类网表做LVS比对时，它需要明确知道哪些net是电源、哪些是地。如果网表里没有显式端口，它就会把VDD/VSS当成普通信号节点处理，结果就是版图上提取出的电源地节点和source网表对不上，大量报floating或missing port。

我的做法是：顶层模块里把电源地也声明为端口，并且标注方向。比如：

module top_logic ( input wire a, input wire b, output wire c, inout wire vdd, inout wire vss ); cell_AND2 U0 (.A(a), .B(b), .ZN(c)); endmodule

注意这里我把vdd和vss声明成inout而不是input，原因在于：电源地本质上是一个全局网络，它既会被内部单元引用，也可能从外部接入，用inout语义上更接近真实连接关系。用input也能跑，但某些转换器对电源地的端口方向比较敏感，inout兼容性更好。

2.2 单元例化要完整，避免行为级描述残留

纯.v网表里只能出现module定义和cell例化。像下面这类代码，如果出现在source网表里，Caliber基本是没法直接用的：

assign c = a & b; // 行为级描述，Caliber不做逻辑功能推导

Caliber不是逻辑综合工具，它不会把assign或always块推断成门级结构。它需要的连接关系是“这个cell例化放在这里，它的这个pin接到了那根net上”。所以书写规范里要有意识地检查：有没有assign残留、有没有always块、有没有if/else逻辑分支。有的话，全部替换成标准单元例化。

比如上面那个与门，正确的写法就是例化一个标准单元：

AND2_X1 U0 (.A(a), .B(b), .ZN(c));

有人会问，那门级网表里偶尔出现buf或not门怎么办？这没问题，buf、not这类基本逻辑单元在标准单元库里都有对应的门级cell，保留例化即可。Caliber可以通过门级映射处理它们。

2.3 悬空节点处理：用tie cell而不是裸空

综合后的网表里，经常会出现某些输入悬空、某些输出没接的情况。比如一个多输入的NAND门，实际只用到了两个输入，剩下的输入可能悬空，也可能被工具统一接到VDD。

书写成逻辑网表时，悬空输入如果不处理，Caliber在转换后会产生unconnected节点。版本比较严的Caliber会在log里给你刷出一大片warning，虽然不一定直接报错，但排查起来很痛苦。

我的处理原则是：能接电源地的就接电源地，不能接的用库里的tie单元显式处理。比如一个需要把输入固定为高电平的节点：

TIE_HI_X1 U_TIE0 (.Z(high_net)); NAND3_X1 U1 (.A(a), .B(b), .C(high_net), .ZN(out));

对于确实没有任何连接意义的输出，我倾向于保留悬空，但会确保这个悬空不会造成端口数不匹配。Caliber在处理悬空输出时，通常会当成该cell的输出端口在source端不存在，只要版图上对应节点也存在悬空，就能正常通过。

2.4 总线与矢量端口：位宽必须严格对齐

Verilog里vector端口非常常见，比如input [7:0] data_in。但在Caliber解析时，vector端口最终会被展开成单bit网络。如果书写阶段的位宽和版图端口的对应关系不一致，就会出现很恶心的“port bus mismatch”报错。

我在书写规范里强制要求：任何总线的声明，必须和版图层次里对应的端口位宽完全一致。例如版图端口叫data_in[7:0]，网表里就写input [7:0] data_in，不要说因为没用高4位就写成input [3:0] data_in。位宽不一致带来的后果比想象中严重——Caliber可能把高位的连接全部错位，跑到后面报几百个pin mismatch，那时根本看不出是哪里错位。

另外还有个细节：[7:0]和[0:7]的声明顺序不同，转换后的bit对应关系也不同。我在实践中统一要求和版图端抽取网表的bit顺序保持一致，避免因为反向声明导致的热点错位。

2.5 命名规则：下划线、方括号和特殊字符最容易翻车

这个坑很隐蔽，但它几乎是我遇到过的最多的一类问题。Verilog标识符允许使用下划线、数字开头、$等字符，某些网表甚至会出现转义符——\my_net[5]在Verilog里是一个合法的标识符，但Caliber或spi转换器对[和]有特殊理解，它会把[当成总线索引的起点。

所以我在书写规范里明确：网表里的net和cell命名，尽量避免转义符，不要出现反斜杠，不要出现点和方括号混合命名的标识符。比如这样写就很危险：

wire \sram_$bus_a[3] ;

这样写从Verilog语法上没错，但转到SPICE之后，spi网表里会出现一个带有方括号的节点名，而Caliber会把[3]和$bus_a拆开解释，最后对不上节点。

规范做法是：总线用常规的bus[3:0]形式，不要搞成转义符包裹的特殊标识符。如果PR工具确实生成了带点带方括号的名字，我在转换前会先做一轮rename，把所有特殊字符统一替换成下划线。

2.6 预处理：展开include、define和ifdef再交付

综合后的Verilog网表里经常带着一堆宏定义和条件编译，比如：

`ifdef POWER_DOWN_MODE cell_PD_U0 ... `else cell_NORMAL_U0 ... `endif

Caliber解析器对define和ifdef的支持是有限度的，一旦宏定义分支和实际设计不一致，解析结果就会和版图相差十万八千里。更麻烦的是，`include进来的文件路径如果不对，Caliber直接报错，谁都看不出来。

我的习惯是：在交付给Caliber之前，先做一次预处理，把所有的include、define、`ifdef全都展开，生成一份“平铺后的干净网表”。展开之后，网表里不应该再存在任何预处理指令。这份干净网表才是真正用于LVS的文件。

展开的工具可以是综合工具自带的预处理命令，也可以是简单的脚本按宏定义替换。不推荐让Caliber直接去吃原始网表，因为原始网表里嵌套宏分支的情况太容易出问题了。

2.7 一个可直接参考的规范模板

最后把上面所有规范整合成一份模板。某数字模块的顶层网表，我一般会写成这样：

module digital_block ( input wire clk, input wire [7:0] din, output wire [7:0] dout, inout wire vdd, inout wire vss ); // 例化1：输入缓冲 BUF_X4 U_BUF_IN0 (.A(din[0]), .Z(net_0)); BUF_X4 U_BUF_IN1 (.A(din[1]), .Z(net_1)); // 例化2：核心逻辑 NAND2_X1 U_NAND0 (.A(net_0), .B(din[2]), .ZN(net_2)); INV_X1 U_INV0 (.A(net_2), .ZN(dout[0])); // 悬空输入，用tie cell处理 TIE_HI_X1 U_TIE0 (.Z(net_tie_hi)); NOR2_X1 U_NOR0 (.A(din[3]), .B(net_tie_hi), .ZN(dout[1])); endmodule

这份网表里：端口方向完整、电源地显式、单元例化规范、没有行为级描述、悬空有tie处理、总线位宽一致。这种结构送到Caliber里，解析阶段基本不会出幺蛾子。

3. Caliber拿到纯.v之后，内部到底做了什么？转换逻辑拆解

3.1 语法解析与层次构建：从module到subckt

Caliber读取.v网表时，第一步是语法解析。它会扫描整个文件，识别出所有module、endmodule、端口声明、wire声明、cell例化语句，然后构建一棵层次树。

在这个阶段，每个module会被当成一个独立的网络描述单元，类似SPICE里的.subckt。顶层module对应顶层网络，内部例化的cell对应子模块。如果网表里有嵌套的模块例化，Caliber会把它们构建成多层的层次结构。

这里有个关键点：Caliber对模块端口顺序的处理方式与Verilog语法并不完全一致。Verilog允许在一个模块的不同例化里使用不同的端口连接顺序，比如：

NAND2_X1 U0 (.A(x), .B(y), .ZN(z)); NAND2_X1 U1 (.ZN(w), .B(y), .A(x));

两种写法在Verilog语义上完全等价，因为都是按端口名连接。但Caliber在构建层次时，如果遇到某些端口缺失或顺序异常，它可能报“port not found”或“connection mismatch”。所以我在书写规范里要求所有例化必须按统一的端口顺序书写，减少解析器的工作量和出错概率。

3.2 门的展开级别：黑盒还是晶体管级

Caliber接收门级Verilog网表后，对每个cell有两种处理策略：

一种是黑盒（box）处理——把标准单元当成一个整体，只比对它的端口连接关系，不展开内部晶体管。这种方式速度快，常用于标准单元库中所有cell都被验证过、不需要在顶层LVS里重复确认的内部结构。

另一种是展开处理——把标准单元内部电路展开成MOS管级结构，然后和版图提取出的晶体管网络逐器件比对。这种方式精度更高，但要求Caliber有标准单元内部的晶体管级描述，一般通过映射到某个SPICE子电路来获得。

实际项目中，两种策略都会用到。比如我在某数字模块的LVS里，对普通标准单元（AND、NAND、DFF）采用黑盒模式，只检查它们有没有摆对位置、连对线；但对那些和模拟电路有交界的特殊cell（比如电平转换单元、供电域隔离单元），则强制展开成晶体管级，确保内部连接关系完全正确。

这种“黑盒+展开”混合模式，其实就是Caliber对逻辑网表的转换逻辑里最核心的权衡：既有速度，又不牺牲关键点的精度。

3.3 电源地连接模型：POWER/GROUND声明是怎么工作的

纯.v网表最常见的转换难点不是逻辑门，而是电源地。我在前面规范部分已经强调了顶层要有vdd/vss端口，但Caliber拿到这些端口之后怎么处理，很多人并不清楚。

实际上，Caliber在解析source网表时会根据规则里的POWER和GROUND声明，把指定的net统一折叠成全局电源地节点。比如规则里声明了vdd为电源、vss为地，那么在Verilog网表里只要是连接到vdd和vss的端口，都会被自动映射到同一个电源地网络上。

这意味着：如果你的网表里把电源端口写成了vdda和vdd_core，而规则里只声明了一个vdd，那这两个端口都会被当成普通信号处理，结果就是整个core区域的电源地全部floating。我见过一个项目里，版图LVS报了300多处电源相关error，最后追根因，就是网表里电源名写的是VDD_CORE，而规则声明里写的是VDD，大小写和名字都不匹配。

所以在书写规范阶段，就要把电源地命名和Caliber规则里的声明完全对齐。常见做法是，所有逻辑网表统一使用vdd和vss，并且规则文件里明确列出所有可能的电源地别名。

3.4 命名映射与反相器极性问题

Verilog命名和SPICE命名在底层映射时有一些需要特别处理的规则。比如Verilog是大写敏感的，Dout和DOUT是两回事；但某些spi网表工具在输出时可能默认统一大写或统一小写，如果Caliber在比对时没开大小写敏感开关，就会把两个本来不同的net当成同一个节点，产生莫名其妙的短路错误。

我处理这类问题时，会在Caliber规则里明确设置大小写敏感性，并在转换脚本中统一命名风格。推荐的风格是全小写加下划线——因为绝大多数版图提取网表也都是小写为主的，统一小写能最大幅度减少映射歧义。

另外还有一个所有做.v转spi的人都会遇到的经典问题：反相器极性。Verilog网表里一个反相器例化INV_X1，如果转换逻辑没处理好，最后生成的SPI网表里端口极性就反了。版图提取网表的对应连接若是非反相，LVS就会报“input/output swapped”或“inverter connected pin mismatch”。

解决方式有两种：一种是确保转换工具正确识别标准单元库的反相器属性；另一种是在Caliber规则里对反相器做特殊等效处理，让它能识别“多了个反相器”的连接等价性。我在实操中倾向于后者，因为PR工具导出的网表在某些边界单元上极性问题很难根除，用规则层面的等价处理更省力。

3.5 从.v到spi的转换路线选择：直接读.v还是先转SPICE

研究到这里，我总结出两条可行的技术路线：

路线一：Caliber直接读取.v网表。优点是你不需要额外转换，少了中间步骤；缺点是需要把Caliber的source类型配置成Verilog，并且要有足够的逻辑网表映射定义，对书写规范的要求很高。这种方式适合门级网表质量较高、标准单元库比较规整的项目。

路线二：先用转换工具把.v转成SPI/CDL网表，再喂给Caliber。这条路线里需要用到v2lvs这类网表转换工具。转换工具会解析Verilog的module和例化关系，映射标准单元库，生成一份以.subckt为单位的SPICE网表。然后Caliber再以常规方式做LVS比对。

两条路线我都实际跑过。我的感受是：如果只做模块级小规模的LVS，直接让Caliber读.v更快；如果是顶层大规模比对，且需要频繁复用标准单元库的定义，先转成SPI网表更稳妥，因为后续调试时能看到明确的器件连接和层次展开，排查问题更顺手。

4. 四类高频症状与完整排查链路

这节分享几个我在实际项目里遇到的典型报错，以及完整的排查过程。每一个都不是直接看答案就知道的，我尽量还原当时的思考路径。

4.1 症状一：满屏floating node，根因却是电源没被识别

某次LVS，Caliber在比对source和layout网表时，连续报了400多个floating node错误。Floating这个词一出现，我第一反应是版图上有悬空的金属线，结果检查版图，干干净净。

后来我反向去查source侧。先用Caliber自带的网表解析窗口打开转换后的网表，发现几乎所有标准单元的VDD端口都是悬空的。这就奇怪了——.v文件里我明明写了vdd和vss端口，而且PR工具生成的网表里每个cell也都带了电源pin。

真正的根因在规则文件。Caliber规则里声明的电源地是VDD和VSS（大写），而网表里写的是vdd和vss（小写），大小写不匹配导致电源地端口没有被识别成全局电源。Caliber把所有VDD端口当成普通信号，但版图这边VDD是独立电源网络，一比对，source里每个单元的电源端都成了floating。

排查链路复盘：看到大量floating → 先核对版图电源地（正常） → 再核对转换后source网表（每个单元vdd悬空） → 追到规则电源地声明与网表命名不一致 → 把规则改成统一小写后，错误直接清零。这个问题说明，电源地命名的全局一致性是所有环节里优先级最高的事情。

4.2 症状二：port/pin数不匹配，根源在顶层端口顺序被改动

另一次LVS，Caliber报“port count mismatch”。这个错误看起来简单——source网表的端口数和版图不一致。但我查了下，两边端口列表从名字上看一模一样，数量也没差。

后来我注意到一个细节：报错信息列出的端口顺序和文件里写的顺序不一样。Caliber在某些情况下会按端口顺序建立source和layout的对应关系，如果网表里顶层端口顺序和版图提取网表的顺序不一致，它就可能拿错端口做比对。

我当时用的.v文件是脚本自动从模块接口列表重新生成的，脚本默认按字母排序输出端口，而版图提取网表是按物理位置排序的，两边的第一个端口名字不同，导致全部错位。

解决方式很简单：把顶层模块的端口声明顺序改成和版图提取网表完全一致。改完之后，端口数量、名字、顺序全部对齐，再看LVS就正常了。

这条经验后来被我写进了规范里：顶层模块的端口声明顺序不能随意调整，必须和版图端的端口顺序保持统一。

4.3 症状三：逻辑极性全反，反相器边界惹的祸

还有一种比较隐蔽的报错——不是floating，不是mismatch，而是LVS跑完显示一大片“input/output swapped”。而且报错位置全在反相器附近。

遇到这个错误时，第一感觉是版图画错了逻辑，但检查版图逻辑关系完全正确。于是我去查转换后的SPICE网表，发现source网表里反相器的输出极性和版图提取网表的同位置端口是反的。

根因在转换器对反相器的处理上。综合后的.v里反相器单元名是INV_X1，转换工具需要从标准单元库里获取这个cell的端口定义。但当时转换工具用的映射库里，这个单元被误标成了非反相buffer，转换出来后极性就反了。

排查链路：看到大量input/output swapped → 抽样检查反相器 → 查转换后SPICE描述 → 发现映射库单元极性定义错误 → 修正映射库并重新转换 → 极性恢复正常。

这条也验证了前面说的：纯.v转SPICE时，标准单元库映射表的正确性比什么都重要。库映射错了，后面一切比对都是白费。

4.4 症状四：器件属性不一致，阈值电压全丢

还有一种情况，LVS在器件数量、连接关系上都正常，但最终比对不过，报错集中在“property mismatch”。点开错误列表，显示所有MOS管的VT参数对不上。

根因是纯.v网表本身不包含MOS管的阈值电压信息——它是门级网表，只讲逻辑连接，不讲器件属性。转换成SPICE后，转换工具根据标准单元库补了一些默认参数，但这些默认参数和版图提取网表里真实的VT值不一致。

解决方式是在Caliber规则里针对这类比对关闭不必要的属性比较，或建立属性映射表。比如版图上提取出的mos管VT值是0.65V，但source侧补的默认值是0.7V；如果不希望这种差异阻塞LVS通过，就得在规则中配置属性比较范围或豁免规则。

这个问题的根本教训是：纯.v网表本身缺失器件级参数，在LVS里它适合用于连接关系验证，不适合用于器件属性级验证。如果项目需要严格校验阈值电压等参数，必须提供正确的标准单元CDL网表。

5. 跑通一个小案例：从书写到LVS比对的完整过程

5.1 一个三级缓冲模块的实操演示

我拿一个最简单的三级缓冲链为例，演示从纯.v书写到Caliber转换的完整流程。

先写一份符合规范的.v网表：

module buffer_chain ( input wire din, output wire dout, inout wire vdd, inout wire vss ); wire net_1, net_2; BUF_X2 U0 (.A(din), .Z(net_1)); BUF_X2 U1 (.A(net_1), .Z(net_2)); BUF_X2 U2 (.A(net_2), .Z(dout)); endmodule

如果走直接读.v的路线，Caliber规则里配置好黑盒库之后，它会自动解析这个module，把三个BUFFER分别当作黑盒处理，只检查端口连接顺序。最终LVS比对时，版图提取网表对应位置也有三个buffer，且连接顺序一致，就能通过。

如果走转换路线，转换工具读入这个.v，输出SPICE网表，大概是这个样子：

.subckt buffer_chain din dout vdd vss XU0 din net_1 vdd vss BUF_X2 XU1 net_1 net_2 vdd vss BUF_X2 XU2 net_2 dout vdd vss BUF_X2 .ends buffer_chain

转换后的SPICE把每个cell映射成一个subckt调用，端口顺序按定义展开。从这里能直观看到：原来Verilog里用名字连接的端口，转换后变成了按位置连接。这一步如果转换工具没有处理好标准单元库的pin顺序，后续比对就会错位。所以转换后看一眼SPICE的端口顺序，是非常有必要的自检动作。

5.2 我留下的几条实用习惯

这个案例跑通之后，我给自己定了几个规矩，后来在多个项目里都派上了用场：

第一，任何交给Caliber的.v都先做一遍预处理展开，确保无宏、无include、无行为级残留。这一步能省掉后续至少30%的解析报错。

第二，顶层端口顺序和版图提取网表保持一致，不要依赖工具自动排序。养成这个习惯后，端口不匹配的问题基本绝迹。

第三，转换完成后，先人工抽查转换后SPICE网表的前几行，确认电源地正确映射、端口顺序正确、反相器极性正确。这三个点如果没问题，后面LVS的大多数坑就提前避开了。

5.3 万一还是报错，最后的兜底手段

如果书写规范都没问题、转换也正常，但LVS还是过不了，我的最后一个兜底手段是：把版图提取网表和source网表分别用Caliber的网表调试窗口打开，挑一个报错点做单点追踪。从报错器件出发，顺着连线关系一步步往上找，通常两三个层次内就能看出是哪一个节点的命名或连接关系有偏差。

实际排查中，很多“悬案”最后都落在命名映射这个环节，比如某个net在版图提取网表里叫A[1]，在source转出来的SPICE里叫A_1_，两边工具各自做了不同的字符转换，就再也对不上了。这种问题在规则里加一行节点名规范化配置就能解决，但前提是你得愿意去单点追踪，而不是盲目全局重跑。

我在这一块总体的经验是：纯.v网表跑Caliber LVS，本质上是在验证“逻辑连接关系与物理版图的一致性”，而不是验证器件参数。只要书写端把端口、电源地、悬空、总线、命名这几件基础事情做扎实，再配合对转换逻辑的理解，LVS的成功率可以很高。希望这份记录对同样被纯.v网表卡住的人有帮助。