企业官网建设流程全解析

做硬件这些年，我听过太多人在EMI超标之后疯狂加磁珠、加屏蔽罩，却很少有人愿意重新审视一版Layout。而DC/DC电源部分恰恰是整块板子里最讲究布局的地方。我最早踩坑时也是这样，第一次试板辐射超标，折腾了两周才意识到，问题根源不是什么玄学，就是最基础的器件摆放和走线路径。今天就把这些年总结的DC/DC布局经验完整写出来，尤其想告诉那些正在跟EMI死磕的朋友：布局做对了，EMI真的会好很多。

1. 为什么同一颗电源芯片，不同Layout的EMI差距能有20dB

前两年我帮一个项目整改双路电源板，换了好几种滤波方案都没见效。后来把输入电容往芯片旁边一挪，高频段一下子降了十几个dB。那次之后我彻底认同一件事：电源Layout是EMI的第一道闸门，比磁珠、屏蔽罩、吸收回路都更接近源头。

1.1 三个物理机制决定了Layout的重要性

先说原理。DC/DC在开关过程中，功率管导通和关断会产生很大的电流变化率di/dt，这个电流沿着开关管、续流元件、电容和地平面构成的回路流动。这个回路在射频段就是一个环形天线，环面积越大，辐射越强。教科书上有个经验公式：环路面积每缩小十倍，辐射场强大概能压掉20dB。虽然实际测量会受到周围环境干扰，但方向是确定的——你改不动芯片本身的开关速度，但你可以改变包围这个变化电流的“圈”有多大。

除了热回路，第二个大辐射源是开关节点。SW节点在开关瞬间会在VIN和GND之间高速切换，电压摆率dV/dt很高。这块铜皮和周围地平面之间形成寄生电容，在射频段等效成一个单极子天线。很多板子30MHz到100MHz这一段压不下去，问题大多出在这里：SW节点太大、离地平面太远、或者正好靠近输出线缆。

第三个机制更隐蔽：输入回路太长会带来寄生电感。开关关断瞬间电感续流，输入支路上会形成振荡，这个振铃频率可能落在几十MHz甚至上百MHz。也就是说，EMI不光是“天线面积”的问题，还是“电流路径上的寄生参数”的问题。布局做对了，寄生电感就小，振铃就弱，后续都不用花大力气去加吸收。

1.2 先分清传导发射和辐射发射分别被什么主导

很多新手把EMI当成一个笼统的概念。实际上，传导发射测的是150kHz到30MHz通过线缆传导出来的噪声，辐射发射测的是30MHz到1GHz通过空间耦合出来的噪声。对不同频段，Layout的作用点不一样。

传导发射和输入回路、输出回路以及测试网络之间的阻抗关系更大。输入电容离芯片太远，输入路径上寄生电感偏大，与输入电容形成串联谐振，在几十MHz会出现明显的谐振峰值。再加上输入铜皮本身具有一定的寄生阻抗，线缆上的噪声电流就出来了。这类问题通常可以通过移动输入电容、缩短输入走线、增加小阻值阻尼等手段解决。

辐射发射则更看几个核心热点：热回路面积、SW节点尺寸、地平面完整性和走线参考面的连续性。板上哪里的di/dt大、dV/dt高，哪里就是最容易变成“发射源”的地方。所以做布局时不要平均用力，要把改动力度集中在这些热点上。

2. 布局第一原则：先让主功率回路变成“最短最粗的那条路”

接触过几轮电源Layout之后，我把DC/DC布局拆成三个优先级：第一优先级是主功率回路，第二优先级是参考地平面，第三优先级才是信号采样和低频辅助走线。很多板子问题都出在大家把顺序颠倒了一一费了半天劲把反馈线包得漂漂亮亮，主功率回路却绕了一个大圈。

2.1 输入回路：电流猛然变化的地方必须紧

输入回路是DC/DC里最容易被低估的一环。以最常见的同步降压为例，开关管导通的瞬间，输入侧的电流经高边开关管流进电感。这个电流是从输入电容来的，输入电容放得远，电流就得多跑一段路。这段路上不管是过孔还是长走线，都是寄生电感，寄生电感遇上电流突变，就会产生尖峰电压和振铃。对应的频谱正好落在几十MHz到上百MHz，辐射和传导双双遭殃。

正确的做法是：把最高频的去耦电容尽可能贴着IC的VIN引脚和地引脚放。如果空间实在有限，宁愿压缩别的器件，也要保证输入电容和IC地引脚之间有个最短回路。对于多路电源，也尽量避免各路输入电容共用同一段长走线，各回各的，互不干扰。实测下来，这个地方改动一两毫米，近场频谱常常能差3到5dB。

有几个细节值得单独提一下。第一，去耦电容通常并排放多个容值，从0.1μF、1μF到10μF，封装小的、等效串联电感低的器件要放得离芯片最近。第二，输入电容的GND和IC的GND之间一定要有过孔直落，最好一个电容对应一组过孔，而不是所有地脚绕到同一个过孔。第三，如果用了模块或参考设计，先对照参考设计的输入回路，别自己添枝加叶。

2.2 输出回路：续流路径也要遵循最短原则

同步降压的输出侧同样存在高频电流路径。低边开关管导通区间里，电流从电感经低边管流回输入侧，虽然不是直接从输出电容取电，但输出电容和低边管地之间的回路如果拉得太长，同样会变成辐射环。

输出电感和输出电容的摆放，要保证电流路径在板子上是连续短接的。有些设计为了好走线，把输出电容放在电感正对面，中间隔了大半块板子，等于用一个很大的环把高频纹波包进去了。这种板子纹波可能测着不高，但近场探头一旦靠近就能看到明显的热点。

如果输出有两个或三个电容，把容量较小的、频率特性好的放在电感近端，把容量大的、体积也大的放在稍远处，但不要远到跨过关键回流路径。

2.3 SW节点：控制在“刚好能走电流”的尺寸

SW节点最难拿捏：小了电流能力不够、温升偏高；大了天线效应明显、辐射超标。我的经验是，在满足载流和爬电距离的前提下，SW铜皮尽量压缩。比如一块能走3A电流的电源，SW节点做成5mm×3mm已经足够，没必要扩成12mm×8mm。铜皮尺寸从96mm²压到12mm²的案例，我在整改测试里见过不止一次，伴随的都是高频段明显下降。

SW节点还涉及过孔换层的问题。如果SW从顶层换到内层或其他层走，换层处的过孔其实也是“天线针”。要尽量让SW路径在同一层完成，或把过孔数量控制到最少。同时SW节点附近不要平行长距离走其他敏感信号，尤其是反馈线、使能线、软启动线，它们一旦被耦合到开关噪声，就成了最原始的那根“接收天线”。

2.4 地平面和缝合过孔：让回流“就近”也不“绕远”

地平面永远是DC/DC布局里的半条命。好的地平面不是指顶层铺了多少铜，而是指高di/dt电流的返回路径足够短、足够宽、没有被人为割断。如果底层或内层地平面被信号线、螺丝孔、长槽穿得七零八落，回流信号就只能绕着走，绕行的缝隙本身就是开缝天线。

所以画DC/DC部分时，我会主动把其他信号的走线“赶”到电源区域之外，保证功率部分的地平面完整。过孔方面，IC的地引脚、输入电容的地、输出电容的地，每一处都要多个过孔打下去。多个过孔并联，等效电感大约等于单个过孔除以数量，这么多并联下降的阻抗在几百MHz这个频段非常关键。

如果板层比较多，别忘了做缝合过孔：地平面边缘每隔2到3毫米打一排小过孔，焊盘和地铜皮用花焊盘也可以接受，但过孔之间的距离要匀称。别小看这步，有些板子整块地都铺满了，就是靠边上的缝缝补补不够，导致回流路径在板边兜圈子，辐射反而降不下来。

3. 反馈走线、电感朝向和地平面：三个最容易被忽略的局部细节

到了这个层面，热回路和SW节点基本合格了，剩下的就是那些“不起眼但决定成败”的局部细节。这部分是最容易被工程师漏掉的，也是整改时最容易产生“意外惊喜”的地方。

3.1 反馈采样点：从负载端采样，而不是从芯片旁边

DC/DC的反馈走线一定要从输出电压的采样点拉回来，不能图方便直接从SW节点附近取。采样点应该靠近输出电容末端，也就是真正给负载供电的那个位置。这样可以避免把SW节点和电感上的开关噪声带到FB引脚上。

走线本身也要注意：尽量用0.2mm左右的细线走底层或内层，并且与顶层SW区域保持至少3到5mm的距离。如果空间允许，在反馈线两侧各铺一条地线，把反馈线包起来。实测中，把反馈线从“电感上方横穿”改成“底层包地走”，高频噪声能压掉几个dB，动态响应反而没有变差。

3.2 电感：朝向、投影区和底下铺铜都有讲究

很多功率电感的磁路不是完全封闭的，漏磁方向会漏向某一侧。常用的一字型、棒型电感，漏磁方向大致朝向绕线轴的两端。摆电感时，要尽量让漏磁方向避开输出线、敏感信号线和板边。

另外一个非常常见的坑：电感正下方大面积铺铜。铜皮在地磁场里会产生涡流，涡流会带来损耗和局部升温，同时也容易把磁场耦合成电场噪声。在满足电流回流的前提下，最好把电感投影区域底下的铜皮挖掉一部分，至少不要在电感下方铺一整片功率地。不少参考设计里会特意标出“keep-out”区域，原因就在这里。

电感的方向还影响SW节点的走线长度。让SW节点从IC出来后直接、短促地进入电感，不要让电感横过来把SW拉得很长。我习惯的做法是：先定SW必须短，再顺势确定电感的摆放角度。

3.3 铺地策略：功率地和模拟地有条件地分，没条件不要硬分

“功率地”和“模拟地”分开铺，在很多低噪声模拟电路里是标准做法，但原样照搬到DC/DC上经常会翻车。DC/DC的频率高、电流变化大，如果你强行把功率地割开，只留下一条细细的线连回控制地，那么高di/dt电流就被迫走这条细线，等于愣生生制造了一个电感。

正确的做法是看“回流是否连续”：如果整块地平面很完整，那么不管你是功率地还是模拟地，都保持同一块地平面，只是让功率回路集中在一个小块区域，而控制信号远离功率热点；如果受板层限制必须分开，也要用短而宽的走线在单点连接，两个地平面之间的间距不能拉开太远。

我见过不少“地平面被切了一半”的板子，整改之后第一件事就是把地割开的地方重新铺满，噪声直接掉一截。所以当你不确定该不该分时，优先选完整地平面。

3.4 使能脚、软启动脚和电源纹波检测脚

这三个辅助引脚看起来不起眼，但走线如果贴着SW节点走，一样能把你整条控制回路变成一个噪声天线。使能脚通常有内部上拉或外部电阻分压，尽量用细线走远离SW节点的路径；软启动脚的电容放在芯片侧，同样要避开SW节点。如果板子比较大，还可以给这些引脚串一个几百欧到几kΩ的小电阻，既能抗干扰，也不会影响功能。

4. 双路电源板EMI整改实录：从超标6dB到余量8dB

光说理论比较虚，我拿一个近期处理的典型整改案例复盘一下。某项目里有一块双路电源板，输入12V，输出5V和3.3V，同步降压拓扑，控制芯片和功率管集成在一起。第一版布局画得比较“自由”，辐射发射测试结果惨不忍睹：80MHz附近峰值已经超出限值6dB，150MHz附近尖峰余量也只剩2dB。当时第一反应是想加屏蔽罩，后来决定先彻底检查布局。

整改前的板子有几个明显特点：输入电容离IC大约20mm，中间用了一段细走线转接；IC的地引脚只有一个过孔；SW节点铜皮铺得“慷慨”，接近96mm²；电感横放在板边，SW从IC出来要绕一段；反馈走线从SW旁边抽头，再跨过电感上方回到FB；底层地平面因为过孔和信号线穿行，有三四处明显缺口。

整改分四步走，每一步都能看到近场频谱的变化。

第一步，把输入电容整体搬到IC同侧，紧贴VIN和GND引脚。最靠引脚的是0.1μF小封装电容，接着是1μF和10μF。GND引脚过孔从1个加到4个，两个电容各留两个过孔直落。这一步做完，150MHz附近振铃已经有明显回落，但80MHz还是超。

第二步，压缩SW节点。把原来的一大片铜皮改小，同时把电感的旋转角度从横放改成竖放，让SW从IC出来后以最短距离直接进电感。SW节点最终尺寸控制在约15mm²，比原来小了一大截。这一步对80MHz改善最明显，峰值一下子降了6dB左右。

第三步，重走反馈线。用0.2mm细线从输出电容末端的采样点拉回FB，走底层，两侧包地线，和SW及电感保持足够距离。这一步对低频段的毛刺和动态响应都有效果。

第四步，补地。底层地平面被打断的地方补全，板边加缝合过孔。做完之后整块板子的近场扫描，从原来多个明显热点变成只有芯片引脚附近有小范围热点。

最终测试结果：

整个整改过程没有改任何电路参数，没有加磁珠、没有换电感、没有加屏蔽罩，纯粹重新做了布局。两天时间，把EMI性能从“不合格”拉到“很舒服”。

这个案例值得反复看一眼的其实是第一版布局的“问题成因”：80MHz那段最主要是SW节点和地平面构成的天线问题，150MHz那段主要是输入回路太长引发的振铃问题。所以当你下次遇到辐射发射超标时，别急着堆元器件，先画一遍输入回路和SW节点的实际路径，往往问题就一目了然了。

5. 验证与微调：近场探头怎么用，以及如何判断还能不能压

布局改完之后，怎么快速验证、怎么进一步微调？我最常用的工具就是频谱仪加近场探头。

先把探头放在几个固定热点位置：IC的开关引脚上方、SW节点正上方、电感本体上、输入电容周围。高度固定住，比如贴板面1cm左右，每换一个位置就旋转探头方向找一个峰值最大的角度。频谱仪设置成峰值保持，分辨率带宽用120kHz就好，扫描范围可以先看30MHz到300MHz这一段。对比布局改动前后的谱图，就能直观看出哪些频段被压下去了，哪些还在冒尖。

有个容易踩的坑：探头手一抖，位置差几毫米，峰值差好几个dB。所以对比时一定要保证测量位置和高度一致。我习惯在板上用记号笔标记探头摆放位置，这样前后对比才有参考价值。

如果布局改完还有个别尖峰压不下去，微调顺序一般是这样：

先把RC吸收放上去。在SW节点对地放一个串联RC，电阻选几欧到几十欧，电容选几十皮法到几百皮法，主要吸收开关振铃。注意吸收电路太大也会拖慢开关沿、增加损耗，所以吸收值要从小的开始加，测有效果后再加。

再试高频小电容。在输入或输出端挂一个100pF到1nF的低感陶瓷电容，位置越靠近IC越好，能在几十到几百MHz提供低阻抗路径。但这类电容不宜堆太多，否则可能会增加振铃或造成环路不稳定。

如果热点已经集中到IC引脚内部的封装寄生参数上，也就是布局怎么缩都缩不动了，那就可以考虑调芯片本身的开关速度、展频功能，或者在输入端加一个窄带滤波。到这个阶段，再做布局改动通常意义不大。

改动完成后，我会按下面这个清单自查一遍，过完心里就有底了：

做电源设计这几年，我最大的体会是：EMI整改不能靠“叠元件”，一根细走线、一个过孔、一个电容的位置，往往比多加十颗元件都管用。布局做对了，EMI真的会好很多。如果你手头正有一块电源板在测EMI，先别急着改原理图，把Layout打开，从输入回路开始走一遍，多半能省下好几个加班夜。