企业官网建设流程全解析

简介：于争博士的Cadence视频教程工程是一份面向电路设计初学者与进阶者的配套实践资源，专注Allegro/OrCAD等工具的PCB设计流程，强调边看边练。压缩包共399个文件，约3.97MB，主要包含原理图文件（SCH）、元器件库文件（LIB）、PCB设计文件（BRD）、布局布线文件（CDB）以及大量焊盘与封装文件（PAD/PSM/DRA），同时有工艺层文件和文本说明，基本覆盖从原理图绘制、库管理到板级实现的完整环节。目前已有443人浏览学习。学习者可对照教程直接打开工程，查看原理图连接关系、元件封装定义、网表信息与布线规则，并尝试修改设计、重新生成输出以加深理解。这套工程特别适合希望跟练实操、快速掌握Cadence核心操作的人群，既能节省自行搭建环境的时间，也能通过完整设计案例建立规范的电子设计思路，为后续独立完成项目打下扎实基础。

1. Cadence 视频教程工程：从仿真小白到流片视角的一线拆解

做了几年模拟 IC 设计，最头疼的不是运放怎么搭，而是 Cadence 环境里那一堆 Virtuoso、ADE L/XL、Calibre 的搭配关系。刚入行那会儿，我对着别人的工程点开 ADE，看到一堆模型库路径直接懵了。后来拿到这套以“于争 博士 cadence视频教程工程”命名的资源，才发现 Cadence 的流程不是靠看手册看会的，是靠在工程里一步步跑仿真、改参数、看波形记下来的。这套视频教程工程的价值在于把完整流程切成可跟练的模块，适合刚要接触版图与仿真的从业者，也适合已经在用 Cadence 但没系统梳理过 PDK 路径、模型选择、仿真类型差异的工程师。它能让你少走大量弯路，尤其是环境配置和仿真收敛两个老大难问题。这篇笔记我就按自己复现这套教程工程的路径，讲讲怎么把视频里的操作落到自己的 Cadence 环境里，以及我认为新手最该避开的几个坑。

2. 打开工程前先弄明白：Cadence 工程的目录结构与库文件配置

2.1 工程目录解析：library、cell、view 三层结构和 cds.lib

Cadence 的工程目录和大多数 EDA 工具不一样，它强制按 library/cell/view 三层组织。拿到视频配套工程后，第一件事不是急着打开 Virtuoso，而是先看目录结构。常见做法是工程根目录下有 cds.lib、display.drf、simrc 这三个文件，其中 cds.lib 决定了你能调哪些库，没有它你连 basic 库里的 nand 都调不出来。视频工程里一般给的是一个跑通过的原始环境，我这里复现时习惯先把 cds.lib 备份一份，再用绝对路径指向自己的 PDK 路径。

配置 library 的步骤通常是打开 Virtuoso 后选择 Tools -> Library Path Editor，或者在命令行直接编辑 cds.lib 然后重启 Virtuoso。工程里的 cds.lib 通常长这样：

INCLUDE $CDS_INSTALL_DIR/tools/dfII/etc/cds.lib DEFINE basic $CDS_INSTALL_DIR/tools/dfII/etc/tools/instanceBased DEFINE analogLib $CDS_INSTALL_DIR/tools/dfII/etc/tools/instanceBased DEFINE gpdk045 /home/IC_Designer/pdk/gpdk045

这里需要注意，DEFINE 后面跟的是库名，然后是库文件的绝对路径。gpdk045 是常见教学 PDK，视频里如果用的是其他工艺库，你只要把路径换成自己环境里的就行。我一般会先把所有 INCLUDE 和 DEFINE 行过一遍，确认没有指向不存在路径的库，否则打开 Library Manager 会弹出几十条 Warning，特别干扰后续操作。

2.2 仿真模型文件确认：模型库路径、工艺角与 Corner 设置

工程能不能跑通仿真，模型文件是命门。视频教程里通常会在新建 ADE L 仿真环境时把模型库路径填进 Setup -> Model Libraries。很多新手在这里填错，填成 PDK 根目录，当然报错。正确做法是填到模型文件那一级，比如 gpdk045 的模型文件通常放在models/design.inc或者直接是 scs 格式文件。

还有一个高频问题是模型文件里定义了多个工艺角（Corner），比如 tt、ff、ss，但 ADE 里默认只跑 tt。视频工程里一般会有一个完整的 Model Library Setup 界面截图，我在复现时习惯先把所有需要的 corner 都加进去，然后用 Variables 或者 Corner 选项做扫描。以下是我在 ADE L 里配置模型库时常用的语句：

section = tt statistics { process { vary tt } mismatch { vary dist } }

这段配置的意思是仿真时工艺角取 tt，失配分析时采用 dist 分布。注意 ADE L 里如果没有勾选“Include Statistics Files”，这段内容可能不会被加载，仿真结果全部基于单一 corner，这在做工艺角扫描时会漏掉 ss 和 ff 的数据。视频教程里有一章专门讲 Corner 设置，我强烈建议把那个章节反复看两遍，因为后仿真的 corner 选取直接决定流片良率评估是否可信。

2.3 启动环境变量：初始化文件 cshrc 与 virtuoso 启动参数

Cadence 工程的启动方式直接决定后面所有操作是否顺手。视频教程工程里一般会附带一个 setup 脚本，或者让你手动 source 某个 cshrc 文件。这个文件里配置了 CDS_INST_DIR、CDS_LIC_FILE、PATH 等变量。我见过很多人在 Windows 上装虚拟机跑 Cadence，结果 display.drf 路径没配好，版图颜色一团糟。

常见的启动命令是：

source /home/IC_Designer/cadence_setup.sh virtuoso &

有些环境还需要指定-nograph或者用-replay回放脚本。视频里如果是在终端启动 Virtuoso，通常还会教你用which virtuoso确认版本和路径。我复现时碰到最坑的一点是 DISPLAY 环境变量没设好，导致 Virtuoso 窗口闪退。解决方法是提前确认 DISPLAY=:0 或正确指向 X Server，且xhost +已执行。这些细节视频里往往一笔带过，但实际工程里三天两头遇到。

3. 从 Schematic 到仿真：完整跑通一个运放电路的 ADE L 流程

3.1 原理图绘制与 CDF 参数调取：从 library 到 cellview 的关联

拿到视频配套的原理图工程，先不要急着点仿真。你需要先确认当前 cellview 的 CDF 参数与实际器件模型匹配。Virtuoso 里每个器件都有 CDF 参数，比如 nmos4 的 model name、width、length、finger 等。视频教程里会教你怎么用Edit -> Component Display查看这些参数，但更关键的是调取参数后要确认它们与模型库里的器件的 model name 一致。比如 gpdk045 里的 nmos 模型名可能是 nmos4，而不是普通的 nmos，一旦填错，仿真器会直接报“Unable to find model”。

原理图完成后，建议先做一次 Check and Save，快捷键通常是 X 或者 Shift+X。这一步会检查连接性和 CDF 参数完整性。我一般习惯在跑仿真之前再确认一遍所有器件的参数，特别是电容电阻的 value，因为视频工程里有的元件是用 symbol 表示的，CDF 值可能没有自动带入，需要手动填。

3.2 ADE L 仿真环境搭建：选择分析类型、设置变量与输出表达式

视频教程工程里最常见的仿真类型是 tran、dc、ac 和 noise。对于运放来说，开环增益和相位裕度必须靠 ac 分析拿到，而输入失调要靠 dc 扫描。ADE L 里新建分析时，要指定扫描变量和范围。以 ac 分析为例，频率范围一般从 1Hz 到 1GHz，扫频模式选 logarithmic，点数给 100 或者 1000 都可以，点数太少波形会失真。

设置输出表达式时，我一般直接用 calculator 里的dB20(VF("/vout"))这类写法。视频工程里给出的输出往往已经预设好，但你自己新建测试时要注意 reference 节点是 ac 地还是直流地。以下是我常用的一个 ac 分析设置：

analysis( 'ac ?start "1" ?stop "1G" ?step "10" ?log "10" )

参数里 step 指的是每个 decade 扫描 10 个点，log 10 表示对数扫描。这里如果 step 给得太大，波特图的高频段会出现明显锯齿，相位裕度读出来可能偏大或者偏小。我一般给 20 或者 50 点，兼顾精度和速度。ADE L 里还要设置save选项，选择all或者指定节点，否则后仿想看内部节点电压时波形全丢了。

3.3 仿真运行与波形查看：直接看结果前先确认 DC 工作点

很多新手跑完仿真打开波形，一看输出不对就开始怀疑电路。实际上最常见的问题是 DC 工作点没建立起来。视频教程里有一章教你用 Results -> Print DC Operating Point 直接打印每个器件的 Vgs、Vds、Id 值。这一步我每次必做。如果某个管子工作在线性区，那仿真结果肯定不对。之前我自己调一个五管运放，AC 增益只有 20dB，后来一查发现尾电流源管子 Vds 太低，整个电流镜都在线性区。

查看波形时，我用的是 ADE L 自带的 Waveform Window。要注意的是，波形窗口里的 x 轴默认可能是线性坐标，对数坐标需要在 Axis Properties 里切换。视频里如果没细讲这一点，你会看到 AC 曲线在高频段被压成一条直线。另外，跑完仿真后导数据时，我习惯用export功能输出 CSV，方便后续用 Python 做数据拟合。

4. 版图设计与物理验证：Layout Editor 到 DRC/LVS 的完整闭环

4.1 Layout 创建与 XL 版图导入：从原理图生成版图的常用路径

视频教程工程里版图部分通常是从 Schematic 直接 Generate Layout，用 XL 模式打开 Layout Editor。这个操作的关键在于确保原理图里所有器件的 CDF 参数都完整，尤其是指定 finger 和 multiplier 后，版图生成时自动创建对应数量的管叉。XL 模式的好处是能保持原理图与版图的连接性，后续 LVS 能省掉大量连线检查。

生成版图后，第一步是检查衬底接触和阱接触。很多 DRC 报错都是因为缺少 substrate ring 或者 guard ring。视频里面一般会先演示画一个简单的反相器版图，再到运放级的版图。实际工程里，我建议无论面积多紧，也把衬底接触孔打满，否则 DRC 过了 LVS 也会因为缺少 bulk 连接出问题。

4.2 DRC 规则文件加载与错误排查：那些报错到底是什么意思

DRC 跑不通是版图阶段最正常不过的事。视频教程里会对 gpdk045 的 DRC 规则文件做详细介绍，通常加载路径在 Calibre 的 rule deck 里指定。我复现时用的是drc.rules文件，在 Calibre Interactive 界面里选 DRC -> Rules File，填上路径后点 Run DRC。注意 rule deck 里的精度单位要与版图一致，常见单位是 microns，也有用 nanometers 的，单位不对会导致所有 size 相关的检查全部报错。

DRC 错误排查时，不要只看错误坐标。有些错误是派生错误，比如 contact enclosure 错误会连带报出 metal spacing 错误。视频教程里常用的做法是点击错误高亮后，用Le键逐层 highlight，再对照设计规则查找具体违反项。我见过最典型的坑是井接触孔周围没有包一圈 metal1，导致 M1 到 NW 的 enclosure 不够，这类错在视觉上很小，但必须逐条过。

4.3 LVS 连接性检查：从版图提取网表到比对

LVS 是版图进入后仿之前的最后一道坎。视频工程里的 LVS 部分一般会讲清楚 source 网表从原理图提取、layout 网表从版图提取，然后比对的过程。我在复现时遇到最头疼的问题是 LVS 报出“instance mismatch”，仔细追查后发现是版图里某个管子的 multiplicity 设置和原理图不一致。

LVS 选项中，一般需要勾选Set Equivalent和Reduce Split Gates，否则一些并联的管子会被当成不同器件，误报 mismatch。以下是我常用的一条 LVS 命令行选项：

calibre -lvs -hier -spice layout.spice -source schematic.spice -rule lvs.rules

参数里 -hier 表示层次化比对，速度更快；-spice 指定提取网表；-source 指定参考网表。如果 LVS 报错太多，我建议先用-flatten跑一遍扁平化比对，定位到底是连线错还是器件属性错，再回到层次化模式。视频教程里花了一整章讲 LVS 的 debug 思路，这是我见过最值得反复看的部分。

5. 常见问题排查与避坑：仿真、版图、环境三个层面

5.1 仿真跑不动或者仿真结果突变：模型路径、仿真器版本与收敛选项

现象：ADE L 仿真一启动就弹出“Cannot open model file”，或者仿真跑完但波形内部节点全是零。

原因：模型文件路径没指到正确层级；模型文件里引用了相对路径但当前工作目录不对；仿真器版本与 PDK 要求的版本不兼容。

解决：先用ls -l确认模型文件存在，再在 ADE L 里用Setup -> Model Libraries重新浏览选择。若模型文件里包含.include其他文件，确保相对路径是从模型文件所在目录解析，而不是从启动目录解析。仿真结果突变时，检查是否用了过大的步长导致不收敛，可以在 tran 分析里设置?maxstep，比如改为输入信号周期的 1/100。另外确认+log选项没有打开，否则网表会被写成一堆可读性极差的文件。

5.2 DRC 误报和 LVS 端口顺序：版图阶段常见的三个坑

现象：DRC 反复报金属间距错误，但视觉上间距明显够；LVS 报端口顺序不匹配，调整网表顺序后仍然报错。

原因：DRC 的 spacing 规则是在特定金属层密度条件下才触发，可能是大面积铺铜导致应力规则收紧；LVS 端口顺序匹配规则要求 text 层与金属层的连接方式完全一致，有时版图里的 label 打在了错误的层次上。

解决：DRC 报错时点开 rule deck 里的说明，确认是 Minimum spacing 还是 Minimum density spacing。若密度问题，可以在指定区域加 dummy metal。LVS 端口顺序问题，打开版图后按L键打开 layer 列表，确认 pin 所在的金属层与 text 层匹配，再检查 pin 的方向性要求。视频教程里提到在顶层 cell 里重新打 label 是最省事的办法，我实际用过确实有效。

5.3 视频工程打开后缺少库引用或 cds.lib 被覆盖：环境迁移的教训

现象：从视频配套工程直接拷贝过来的文件夹放到自己电脑上，打开后 Virtuoso 提示缺少 xxx 库，或者打开某一 cellview 时图形不完整。

原因：视频工程里的 cds.lib 写死了原机器上的 PDK 绝对路径；display.drf 的版本与当前 Virtuoso 版本不匹配；home 目录下的 .cdsenv 覆盖了工程设置。

解决：先复制工程文件夹到自己的 workarea，然后编辑 cds.lib，把 DEFINE 路径改为自己的 PDK 路径。display.drf 若报错，可以注释掉自己 home 目录下的 .cdsenv 里相关 display 配置，让 Virtuoso 重新读取工程文件。最稳的办法是先不打开工程，启动 Virtuoso 后通过 Library Manager -> Edit -> Search 找到目标库，确认可访问后再重新打开 cellview。

6. 进阶验证：自动化跑批量仿真和用 Ocean 脚本固化回归流程

学到后期，你会发现手动点 ADE L 的效率太低，一次 corner 扫描要换好几组模型设置，重复劳动又容易出错。视频教程工程里如果只是跟练，没法形成自己的流程。我后来看了配套的可重复执行脚本，才意识到 Cadence 官方其实支持用 Ocean 脚本把整套仿真流程写死。只要写一次，后续电路改动后直接跑脚本就能出一套完整报告。

我常用的 Ocean 脚本骨架大概是这样：

; 加载设计 ocnGetCurrentWindow() design = '("myLib" "opamp" "schematic") openCellView(design) ; 加载模型库 simulator('spectre) modelFile("gpdk045.scs" "tt") ; 设置分析 analysis('ac ?start "1" ?stop "1G" ?points "100" ?log "on") ; 设置输出 outputs('dcOp "/vout" ?resultsDir "results_ac") run() close(design)

这段脚本里，设计名称和模型库路径需要改成自己的实际值。simulator 指定用 spectre，如果视频工程里用的是 hspice，需要换成 hspiceD 并调整 modelFile 参数格式。跑完脚本后，结果会输出到指定目录，再用 Cadence 自带的 results viewer 或者直接读取 CSV 做后处理。我一般会在脚本里加上save('all), 确保所有节点波形都存下来，方便后面跑蒙特卡洛或者做 yield 分析。

再进一步，可以把 DRC/LVS 也脚本化。Calibre 本身支持命令行批处理，配合 Makefile 或简单的 shell 脚本，就能实现“改完版图一键跑完整物理验证”的小型回归。视频里虽然没有专门讲怎么自动化，但流程跑通后自己加上这层封装，效率能提升一倍以上。

从那以后，我每次拿到新的 Cadence 教程工程，都会先花半小时把 Ocean 脚本的环境变量和输出目录结构调整好，再开始手动仿真。这样做的好处是手动操作过程中发现的异常可以直接反馈到脚本里，最终固化下来。希望这篇拆解能让你拿到这套视频教程工程后少走几个弯路，把时间花在电路本身而不是环境配置上。

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