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简介：面向FPGA与嵌入式开发者的高速数据采集完整工程资源，以ZYNQ7010可编程系统级芯片搭配AD7768高性能模数转换器为核心，解决多通道高精度采样、实时处理与软硬件协同设计问题。压缩包共一千七百二十六个文件，大小约七十兆字节，内容覆盖设备树配置、C与C++源码、硬件描述语言工程、约束文件、流程脚本以及演示程序等，工程组织规范，便于按模块研读和复用。已有二百六十五人学习下载，适合工程师作为实际项目参考。从AD7768的寄存器初始化、FPGA高速接口时序控制，到ARM端信号分析、滤波处理与数据上报，资源均提供完整实现；目录内还包含系统构建中间文件与编译日志，有助于逆向理解整体采集流程。对于需要搭建类似数据采集系统、或排查软硬件异常的设计者，是一份难得的真实案例；其中涉及的信号完整性与电源管理考量，也可为产品化设计提供借鉴。

1. ZYNQ7010采集AD7768：一套可以照着搭的八通道同步采集链路

ZYNQ7010 这类 SoC 和 AD7768 放在一起，最典型的用途是做多通道同步采集：AD7768 负责把 8 路模拟信号同时转成 24 位数字码流，ZYNQ7010 里的可编程逻辑负责把 SPI 数据包接住，ARM 核再把数据搬进内存做分析。听起来是标准选型套餐，但真正动手后你会发现，难点从来不在 ADC 的模拟性能，而在数据怎么从 AD7768 的 SPI 接口安全送到 DDR 里。状态机写不对、时钟分配不合理、跨时钟域没处理干净，都会让采集结果像玄学一样复现不出来。这篇文章写给正在搭采集链路、或准备投板的工程师，目标是让你跑通架构、看清时序边界，避开高频采样下最常见的几个坑。

2. AD7768 采集系统的信号链与时序：MCLK、DRDY、SPI 谁管谁

2.1 AD7768 的时钟体系：MCLK 到输出数据率的换算

AD7768 的采样节奏由外部输入的 MCLK 决定。ADC 内部的调制器、数字滤波器和输出接口，全部围绕这个时钟运转。输出数据率不是 MCLK 直接等于采样率，而是经过抽取滤波器之后的结果。常见接法是用一个 32.768 MHz 的低抖动时钟源作为 MCLK，配 SINC5 滤波器抽取率 128，就能得到 256 kSPS 的输出数据率。如果把抽取率降到 64，输出数据率会翻到 512 kSPS，但噪声性能也随之变差。

工程上第一件事就是查数据手册里的抽取率表，确定目标采样率对应的 MCLK 频率。选定之后，还有一个容易忽略的点：SPI 接口的 SCLK 必须能跟上数据产生速度。总线上每秒要传的位数可以这样粗算：通道数 × 24 bit × 输出数据率。8 通道、256 kSPS 算下来就是约 49.152 Mbps。如果只用一根 DOUT 线串行输出，SCLK 至少需要 49 MHz；这在 ZYNQ7010 的 PL 侧并非不能实现，但时序收敛和安全裕量都要重新评估。

我一般会建议优先降低 SCLK 压力。把 8 个通道拆到两根或四根 DOUT 线上并行输出，SCLK 要求直接降到四分之一。板卡上多占几个 IO，换来的时序稳定性对调试期的帮助非常明显。后面 2.3 节会给出具体对比。

2.2 DRDY 与数据帧：什么时候开始读，通道边界在哪里

AD7768 每次转换完成，会在 DRDY 引脚上给出一个电平信号，告诉外部“这一帧的 8 个通道结果已经就绪”。PL 侧检测到这个信号后，拉低 CS，开始产生 SCLK，把数据从小端按序读出。通道顺序是固定的：从通道 0 到通道 7，每个通道占 24 bit。

PL 逻辑里可以维护一个通道计数器，每收满 24 bit 就切换一次通道号，这是最常见、也最不容易出错的实现方式。不过这里有个高频踩坑点：DRDY 有效之后，如果状态机立即开始发 SCLK，没有留出足够的数据建立时间，读回来的第一位往往是上一帧的残留位。我的做法是，检测到 DRDY 沿之后先等若干个系统时钟周期，再拉低 CS，把读取起点放在数据输出稳定区间内。

严谨的做法是第一次上板时用逻辑分析仪同时抓 DRDY、CS、SCLK、DOUT 四路信号，把真实时序录下来，确认每个通道的数据边界。尤其是通道 0 的起始位置，一旦偏了一位，后面 7 个通道全部错位，排查起来相当耗时间。

2.3 输出模式对比：单 DOUT、双 DOUT、四 DOUT 怎么选

AD7768 支持把通道数据分配到一根或多根 DOUT 引脚上输出。单 DOUT 模式接线最省，8 个通道的数据全部串行走在同一根线上；多 DOUT 模式把通道拆成两组或四组并行输出，每组串行传自己的若干通道，SCLK 频率要求随之成倍下降。

以 8 通道、24 bit、256 kSPS 为例，数据总量约 49.152 Mbps：

实际操作中，双 DOUT 和四 DOUT 模式是我最常用的配置。四 DOUT 模式下，每根线上只需要传两个通道的数据，SPI 状态机可以跑得从容得多。代价是 IO 占用更多，以及逻辑里要处理 4 路并行接收，但这点复杂度相比高频 SPI 带来的噪声干扰和时序抖动，是值得的。

2.4 ZYNQ7010 上的时钟分配：外部时钟、PS 时钟还是 MMCM

ZYNQ7010 的 PS 侧可以输出 FCLK 给 PL 使用，但直接用它做 ADC 的 MCLK 并不推荐。PS 输出的时钟抖动相对偏大，对 AD7768 这类 24 位高精度 ADC 来说，过大的时钟抖动会直接拉低 SNR，让数据手册上的指标变成纸面数字。

我一般这样划分：MCLK 来自板卡上的低抖动晶振或独立时钟芯片，SCLK 和内部逻辑时钟用 PS 的 FCLK_CLK0 或者一个干净的外部晶振经过 MMCM 倍频得到。这样链路的职责很清晰——外部时钟定采样率，FPGA 内部时钟定传输逻辑，两者互不干扰。如果板卡上没有多余的低抖动晶振，也可以用 MMCM 把板上某个 50 MHz 晶振倍频到 MCLK 需要的频率，并在约束文件里对 MCLK 单独声明时序例外。

3. 用 Verilog 写一个 AD7768 SPI 接收状态机：从 DRDY 到 FIFO

3.1 一个最小可用的采集状态机

PL 侧的核心是一个 SPI 主机状态机，负责检测 DRDY、拉低 CS、产生 SCLK、逐位采样 DOUT，最后把 24 位数据写入 FIFO。以下代码是一个可运行框架，默认配置为四根 DOUT 模式，每根线负责两个通道。为节省篇幅，这里只写出单根 DOUT 的接收逻辑，多根 DOUT 的写法是把它复制几份，按通道号分配即可。

module ad7768_spi_master #( parameter SCLK_DIV = 8 // 系统时钟分频系数，决定SCLK频率 )( input wire clk, // FPGA内部时钟，例如100MHz input wire rst_n, input wire drdy, // AD7768数据就绪信号 input wire sdata, // AD7768串行数据输出 output reg cs_n, // SPI片选，低有效 output reg sclk, // SPI时钟（三态控制请看正文说明） output reg fifo_wr, // FIFO写使能 output reg [23:0] fifo_data // 24位采样数据 ); // DRDY下降沿检测，避免异步信号直接驱动状态机 reg drdy_d1, drdy_d2; wire drdy_fall = drdy_d2 & ~drdy_d1; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin drdy_d1 <= 1'b1; drdy_d2 <= 1'b1; end else begin drdy_d1 <= drdy; drdy_d2 <= drdy_d1; end end localparam IDLE = 3'd0; localparam WAIT_TS = 3'd1; // DRDY到达后等待数据稳定 localparam FRAME = 3'd2; // 传输一帧数据 reg [2:0] state; reg [7:0] sclk_cnt; // SCLK分频计数器 reg [4:0] bit_cnt; // 已接收位数，0~23 reg [23:0] shift_reg; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin state <= IDLE; cs_n <= 1'b1; sclk <= 1'b0; fifo_wr <= 1'b0; bit_cnt <= 5'd0; shift_reg <= 24'd0; end else begin fifo_wr <= 1'b0; case (state) IDLE: begin cs_n <= 1'b1; if (drdy_fall) state <= WAIT_TS; end WAIT_TS: begin // 等待4个时钟周期，避开DRDY刚翻转时数据不稳定区 cs_n <= 1'b0; if (sclk_cnt == 8'd4) begin sclk_cnt <= 8'd0; state <= FRAME; end else begin sclk_cnt <= sclk_cnt + 1'b1; end end FRAME: begin // 分频产生SCLK，采样点放在数据稳定的中点 sclk_cnt <= sclk_cnt + 1'b1; if (sclk_cnt == (SCLK_DIV/2 - 1)) begin sclk <= 1'b1; end else if (sclk_cnt == (SCLK_DIV - 1)) begin sclk <= 1'b0; // SCLK下降沿采样，AD7768通常在该边沿后数据稳定 shift_reg <= {shift_reg[22:0], sdata}; bit_cnt <= bit_cnt + 1'b1; sclk_cnt <= 8'd0; end if (bit_cnt == 5'd23) begin fifo_data <= shift_reg; fifo_wr <= 1'b1; bit_cnt <= 5'd0; cs_n <= 1'b1; state <= IDLE; end end endcase end end endmodule

这段代码把整个 SPI 接收过程拆成三个状态：IDLE 等待 DRDY，WAIT_TS 等待数据稳定，FRAME 按分频节奏产生 SCLK 并逐位采样。DRDY 是异步输入，所以先打两拍做边沿检测，避免亚稳态直接进状态机。WAIT_TS 里的等待周期数可以根据实际时序调整，逻辑分析仪抓一次波形就能确认。

SCLK_DIV 是分频参数，当系统时钟 100 MHz、SCLK_DIV=8 时，SCLK 约为 12.5 MHz，对应四通道共线模式足够使用。bit_cnt 到达 23 表示一个通道的 24 位收完，此时把移位寄存器内容写入 FIFO 并回到 IDLE。这段代码没有处理多通道计数和 FIFO 深度管理，实际项目中要再加一个 channel_id 计数器，每收完 24 位自增一次。

3.2 参数怎么调：采样率、通道数、位序

改动这几个参数，就能覆盖大部分项目需求：SCLK_DIV 控制 SPI 时钟频率，通道数决定一帧要重复多少次 24 位接收，位序则要跟 AD7768 的寄存器配置保持一致。AD7768 默认输出 MSB first，有的高速模式下也会有人配置成 LSB first，用逻辑分析仪抓一下第一个字节的最高位是否等于模拟电压的符号位，就能快速判断。

采样率调整时，最大的约束其实是 SPI 总线带宽。调高采样率后，如果 SCLK 不变，数据会产生堆积，FIFO 溢出就会丢帧。常见做法是先算总线占用率：总数据率 ÷（SCLK × 数据线数量）。超过 80% 就应该提高 SCLK 或切换多 DOUT 模式，否则系统经不起一点毛刺。

3.3 AXI-Lite 寄存器组：让 PS 能控制采集参数

状态机跑通之后，需要给 ARM 核留几个控制寄存器位置。我用 AXI-Lite 挂一组寄存器，偏移定义通常这样安排：0x00 控制寄存器（启动/停止、软件复位）、0x04 采样率配置寄存器（抽取率或 SCLK 分频）、0x08 通道使能寄存器、0x0C 状态寄存器（FIFO 空/满、采集忙标志）、0x10 数据读取寄存器。PS 端写采样率，PL 端读到寄存器变化后重新计算分频系数，这是最通用的控制流。

3.4 FIFO 与跨时钟域：PL 数据进入 PS 的第一步

AD7768 的数据在 PL 内部始终以系统时钟为节奏工作，但 FIFO 出口要接到 AXI 总线上，存在时钟域切换。标准做法是使用异步 FIFO，写时钟用 PL 逻辑时钟，读时钟用 AXI 接口时钟，深度至少能容纳 2 帧以上数据。深度小了，DMA 响应稍慢就会溢出；深度过大，又会增加 PL 资源占用和读延迟。一般 8 通道 24 bit 数据，选 1024 深度比较合适。

4. 在 Vitis 里配置 ZYNQ7010：寄存器映射与数据搬运路径

4.1 用 AXI-Lite 把采集参数从 PS 透传到 PL

Vivado 里把 AXI-Lite 接口的 PL 外设地址设好之后，Vitis 中的操作就成了普通的寄存器读写。常见的基地址是 0x43C0_0000 这一段，具体取决于 Block Design 里配置的地址映射。下面是一段常见的初始化代码：

#include "xil_io.h" #include "xil_printf.h" #define BASE_ADDR 0x43C00000 #define REG_CTRL 0x00 #define REG_RATE 0x04 #define REG_CH_EN 0x08 #define REG_STATUS 0x0C #define REG_FIFO_DATA 0x10 #define CTRL_START 0x01 #define CTRL_RESET 0x02 void ad7768_init(void) { // 复位ADC逻辑 Xil_Out32(BASE_ADDR + REG_CTRL, CTRL_RESET); usleep(1000); // 配置输出数据率：写抽取率128，对应256kSPS Xil_Out32(BASE_ADDR + REG_RATE, 128); // 使能全部8个通道 Xil_Out32(BASE_ADDR + REG_CH_EN, 0xFF); // 启动采集 Xil_Out32(BASE_ADDR + REG_CTRL, CTRL_START); }

这段代码做的事情是：复位 PL 侧采集逻辑，写入抽取率 128，使能 8 通道，最后启动采集。寄存器和值之间的对应关系，完全由 3.3 节说过的 AXI-Lite 寄存器组决定，前后要一致。usleep是为了保证复位信号有足够的宽度，避免 PL 侧还没完成复位就收到启动命令。

读数据的代码更直白，先查状态寄存器的 FIFO 空标志，非空就连续读数据寄存器：

u32 status; u32 sample[8]; status = Xil_In32(BASE_ADDR + REG_STATUS); if (!(status & 0x01)) { // FIFO非空，读回8通道数据 for (int i = 0; i < 8; i++) { sample[i] = Xil_In32(BASE_ADDR + REG_FIFO_DATA); } }

4.2 中断还是 DMA：两条数据搬运路径怎么选

采样率低、每帧数据量小的情况下，轮询或者中断都可以接受。比如 1 kSPS 的 8 通道采集，每秒只有 8K 个 24 位数据，中断处理完全轻松。但采样率一高，比如 256 kSPS，每秒大约 600 万字节，如果每个采样都走一次中断，CPU 基本被占满。

我的选择标准很简单：每秒中断次数低于 1000 次时用中断，否则用 AXI DMA。DMA 的常见模式是双缓冲，PL 侧 FIFO 半满时触发一次 DMA，把半缸数据搬到 DDR，同时继续采集后半缸。这样 ARM 核在采集过程中基本不参与数据搬运，只在 DMA 完成中断里挂个标志。

4.3 从 FIFO 到 DDR 的应用层骨架

实际应用中，我习惯在 PS 里维护一个环形缓冲区，DMA 写完一块就更新写指针，应用层读走一块就更新读指针。这种结构在采样系统里非常通用，既能防止 DMA 覆盖未读数据，又能让采集线程和处理线程解耦。

#define BUFFER_SIZE 4096 u32 adc_buffer[BUFFER_SIZE]; volatile u32 write_idx = 0; volatile u32 read_idx = 0; void dma_done_handler(void) { // DMA完成中断，更新写指针 write_idx += DMA_BLOCK_SIZE; if (write_idx >= BUFFER_SIZE) write_idx = 0; }

DMA 中断服务函数里只更新指针，不搬数据，更不做打印。任何阻塞式的操作放在中断里，都有可能让下一块 DMA 错过启动时机，导致 FIFO 溢出和丢帧。这个经验是通过几次现场数据对不上号总结出来的，调试期特别容易忽略。

5. AD7768 高频采集避坑清单：5 个常见问题与排查步骤

5.1 DRDY 一到就开始读，数据总是滞后一帧

现象：采集开始后，波形看起来正常，但把输入信号突变和采样数据对比，会发现整体延迟了一到两个采样周期。

原因：DRDY 信号刚有效时，输出移位寄存器里的数据还没有稳定更新。状态机检测到 DRDY 沿立刻拉低 CS 发 SCLK，结果把上一帧的残留数据读了进来。AD7768 的数据手册时序图里，DRDY 有效到数据稳定之间有一个最小建立时间，很容易被忽略。

解决：在 DRDY 检测状态后增加一个等待状态，像 3.1 节代码里的 WAIT_TS 一样，先等 4 到 8 个系统时钟周期再开始 SPI 事务。具体等待周期数，用逻辑分析仪抓 DRDY 和 DOUT 的重叠波形来确定最稳。

5.2 高采样率下通道数据周期错位

现象：采样率调到 256 kSPS 附近，第 3、4 通道的数据和信号发生器接的实际通道对不上，而且错位是周期性的，每隔一帧重复一次。

原因：最常见的是 SCLK 跟不上总线数据率。单根 DOUT 传输时 SCLK 需要约 49 MHz，状态机分频不准、或者时钟路径时序没收敛，都会导致某一位采样重复或漏采。位宽一错，后面的通道自然整体漂移。

解决：用 2.3 节的带宽公式核算实际占用率，必要时切到四 DOUT 模式。如果已经是用四 DOUT 模式还错位，抓一次 SCLK 和 CS 的波形，确认每根 DOUT 线上通道分配是否和代码里的通道号一致。

5.3 寄存器读取值间歇性跳动，偶发全零

现象：PS 端读到的通道数据偶尔出现整帧全零，或者某个通道的数值在正常范围内跳变，概率大约每几百帧一次。

原因：跨时钟域处理不到位。AD7768 数据进入 PL 逻辑时钟域时，DRDY 没有打拍同步，异步信号直接驱动 FIFO 写使能，产生亚稳态，导致写入的数据错乱。AXI 外的数据路径上也有同类风险。

解决：DRDY、DOUT 等所有来自 ADC 的异步输入，都先打两拍再做边沿检测。FIFO 选择异步 FIFO IP，读写时钟分开。寄存器值跳变的位置，可以用 ILA 挂在 FIFO 写端口，抓出错误帧出现的具体时间和状态。

5.4 8 通道同时接同一信号，通道间有固定相位差

现象：信号发生器输出同一个正弦给 8 路输入，采集下来发现通道 1 和通道 8 之间存在约 1 个采样周期的固定延迟。

原因：这在同步采样系统里是不应该出现的。常见的原因是读取逻辑里，通道 0 的起始位置没有对齐到真实数据的帧头，导致每个通道都叠加了一个固定的通道序号偏移。另一个可能是 AD7768 的启动时序没有按数据手册要求做，各通道内部滤波器没有同步启动。

解决：先把帧头对齐问题排除掉，在 PL 逻辑里记录每帧数据第一个通道的序号，对比实际接线。确认帧头没问题后，再检查 MCLK 和 SYNC 引脚的时序。AD7768 的同步启动建议保持每个采样周期固定位置，不要随意拉高拉低。

5.5 DMA 搬运丢帧，数据分析时出现空洞

现象：连续采集几十秒后，对数据做频谱分析，发现某段时间少了一段数据，或者波形上出现跳变断层。

原因：FIFO 深度和 DMA 传输块大小不匹配。FIFO 满了，而 DMA 描述符还没准备好，PL 侧只能丢弃新数据。另一个常见原因是中断服务函数耗时过长，DMA 完成中断还没来得及返回，下一块传输请求已经到达。

解决：扩大 FIFO 深度到至少能缓存两帧以上数据。DMA 使用双缓冲，确保 DMA 控制器总有一个准备好接收新数据的描述符。中断服务函数里只做指针更新，数据分析和存储全部放到主循环或应用线程中。

6. 上板之后先用逻辑分析仪验证采集链路：四步确认法

新板子焊接完，第一次上电别急着跑大程序。我习惯按下面四个步骤把链路验证完，再进入业务开发。

第一步，用逻辑分析仪抓 DRDY 频率。DRDY 每秒翻转次数应该等于你配置的输出数据率。这里能直接发现 MCLK 频率不对、抽取率写错这类基础问题。

第二步，给通道 0 接一个 1 kHz 正弦信号，采集一段 24 位原始数据，快速用 Python 或 MATLAB 做 FFT 分析，确认主峰频率正确、无杂散。这一步验证的是 AD7768 的模拟通道和滤波器配置是否真实生效。

第三步，全部 8 个通道接同一个信号源，对比各通道波形重合一帧，计算两两之间的采样点偏差。正常情况应该是 0 个采样点偏差，如果出现固定偏差，按 5.4 节的方法排查帧对齐问题。

第四步，连续采集 1 小时以上，统计收到的数据帧数和理论帧数是否一致。数据里可以塞一个序列号，比如每帧的第一个通道低 8 位写入一个递增计数器，丢失一帧都能立刻发现。

做完这四步，采集链路基本可以判断是干净的。这套系统的数据路径还可以继续往外扩：比如在 PL 里做实时峰值检测，或者把 DMA 数据映射到 Linux 用户态供上位机直接读取。我通常还会在板卡上保留一个内部环回自测模式，用 PL 内部计数器生成已知序列喂进 FIFO，CPU 端不用接探头也能确认数据通路没有断裂。这个小习惯帮我省了不少调板时间，希望帮到你。

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