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简介：面向FPGA学习者的俄罗斯方块完整工程包，提供5个不同版本实现，覆盖Verilog与VHDL两种硬件描述语言，以及Vivado和ISE两套主流开发工具，适合正在学习数字逻辑、硬件描述和FPGA项目实践的读者对照练习。压缩包共405个文件、18.15MB，覆盖Verilog/VHDL源文件（.v/.vhd）、Vivado/ISE工程文件、约束文件（.xdc/.ucf）、仿真波形（.vwf）及多种配置文件（.bit/.sof/.pof），另有docx、pdf等说明文档，方便直接打开工程查看和修改。目前已有3077人学习下载。通过对比不同版本，读者能直观看到同一游戏在语法风格、工具流程与模块划分上的差异，学习从游戏逻辑到硬件描述语言的转化，以及按键输入、VGA显示、计分消行等核心模块的实现方式，借助编译脚本和工程文件可快速复现并进一步做功能扩展。多个版本还可帮助理解不同厂商器件在资源利用和时序约束上的处理思路，适合作为课程设计或毕业设计的起点。

1. FPGA 俄罗斯方块：五个版本一起给你，先别急着上板

玩 FPGA 的人拿到工程一般先看顶层模块，再看 IP 状态和管脚约束，最后才决定要不要烧板。这份资源把 Verilog 与 VHDL 两套语言、Vivado 与 ISE 两代工具链的五个完整俄罗斯方块工程打包到了一起。对正在学数字逻辑、准备课程设计或者想快速验证开发板的人来说，这意味着可以跳过从零写状态机的阶段，直接把精力放在跑通框架、改参数和上板调试上。但版本多也意味着选择成本：五个工程的时钟频率、显示分辨率、按键定义并不完全一致，套用不当常常翻车在综合阶段。这篇文章按「先选版本、再跑仿真、拆核心逻辑、最后排坑」的顺序，把工程从下载到上板的完整路径讲清楚，每一步给出能直接抄的参数和排查方法。

2. 版本选型：Verilog 与 VHDL、Vivado 与 ISE 的四象限怎么选

2.1 五个版本的组合逻辑与定位

拿到压缩包先别着急解压后直接双击工程文件，先看目录结构。五个版本在逻辑上可以按「语言 × 工具链」拆成四个象限，外加一个精简框架版，组合关系大概是下面这个样子，具体文件名以包内 README 标注为准。

这里有个容易被忽略的点：Vivado 和 ISE 的工程组织方式完全不同。Vivado 用 .xpr 工程文件加 .srcs 源码目录，ISE 用 .ise 工程文件加平铺的源文件列表。习惯了其中一套目录结构的人，第一次打开另一套工具的工程会有点懵。所以先确定手上工具链的版本，再决定用哪个入口文件，而不是把五个版本挨个试一遍。

2.2 综合资源与时钟：先看报告再动手

五个版本里最值得比较的指标是逻辑资源占用。以某款入门级 FPGA 芯片为例，完整版 Verilog 工程综合后大概占 1200 到 1800 个 LUT、600 到 900 个 FF、2 到 4 个 BRAM；VHDL 版因为状态机写法更展开，LUT 占用往往会高 10% 到 20%。精简版则低很多，一般在 800 LUT 以下，方便塞进更小的芯片。

时钟方面比资源更关键。俄罗斯方块游戏逻辑本身只需要几十 MHz 的时钟，但 VGA 输出对像素时钟有硬性要求：640×480@60Hz 需要 25.175 MHz，800×600@60Hz 需要 40 MHz。完整版工程一般用时钟 IP（MMCM/PLL）把板载时钟倍频分频到目标频率，精简版则可能直接用计数器分频产生 VGA 时钟。后者省掉了 IP 但会带来相位抖动，画面上偶尔会出现细小的噪点。如果你看到画面有轻微雪花，先怀疑是不是用了计数器分频，而不是 VGA 时序逻辑写错了。

2.3 选型建议：按工具链和语言基础决定

我的习惯是：开发板能用 Vivado 就选 Verilog 完整版，也就是版本1；课程设计规定写 VHDL，就选版本2或版本4，不要自己把 Verilog 翻成 VHDL，翻一次至少多花半天，还容易把组合逻辑和时序逻辑搅在一起。手里是老开发板，只有 ISE 支持，就选版本3或版本4，不要尝试拿 Vivado 直接打开 ISE 工程，两者的 IP 核格式和约束语法不兼容，强开之后会报一堆 "cannot read design" 之类的底层错误。

具体判断标准有三条。第一，看板载时钟频率和工程里 clk 引脚的约束值是否一致；第二，看芯片型号是否在工程的 target device 范围内；第三，看代码里有没有用原语或者厂商专用 IP，如果有，换芯片之后 IP 必须重建。三条只要有一条不满足，就别硬套，直接换版本。这一步选对了，后面综合、实现、上板能省掉八成的事。

3. 工程落地：从导入到上板的完整操作链路

3.1 Vivado 工程导入与 IP 核状态核对

Vivado 版本差异比想象中大，高版本打开低版本工程通常会弹升级提示，正常流程是先把整个压缩包解压，保持目录结构完整，再打开 .xpr 文件。打开之后先别急着综合，第一步去 IP Sources 检查 IP 状态。

# Vivado Tcl Console 中按顺序执行 open_project ./tetris/tetris_vivado.xpr update_ip_catalog upgrade_ip [get_ips *] report_ip_status

第一条命令打开工程，update_ip_catalog 刷新本地 IP 库，upgrade_ip 把旧版本 IP 升级到当前工具链支持的版本，report_ip_status 输出每个 IP 的当前状态。如果某个 IP 显示 "Out of date" 但 upgrade 失败，多半是 IP 的许可或厂商版本问题，常见做法是把该 IP 从工程里删掉，重新生成一个同端口配置的 IP 放回去。这个步骤我每次都会强制走一遍，因为跳过 upgrade 直接综合，后面报出来的错误往往是对应不到源码的底层错误，查起来非常费时间。

3.2 ISE 老工程的打开与迁移注意点

ISE 早已停止更新，老工程打开时容易遇到两类问题：一是系统兼容性，二是 IP 核版本过旧。系统兼容性在 Windows 上表现最明显，老工程在 Win10、Win11 上打开偶尔会闪退，常见做法是右键工程文件以兼容模式运行，或者把工程拷贝到纯英文无空格的路径下再打开。不要放在中文目录，ISE 对非 ASCII 路径的支持一直很差。

IP 核版本过旧的问题处理起来更麻烦。老工程里如果用了 DDR 或 PLL 之类的老 IP，在新版本 ISE 下经常直接报 license 相关错误。这时候别跟它耗，直接把原 IP 生成的 .xco 文件删掉，用 Core Generator 按原参数重新生成一份，替换掉工程里的 IP 引用即可。参数记不住就把原 .xco 文件的参数表截图留档，再删不迟。

3.3 先仿真再上板：Testbench 怎么写

上板前务必跑一遍行为仿真，这是唯一靠谱的后悔药。下面给一个通用 Testbench，适配绝大多数顶层接口。

`timescale 1ns/1ps module tb_tetris_top; reg clk_50m, rst_n; reg btn_l, btn_r, btn_rot, btn_drop; wire hsync, vsync; wire [3:0] vga_r, vga_g, vga_b; tetris_top dut( .clk_50m (clk_50m), .rst_n (rst_n), .btn_l (btn_l), .btn_r (btn_r), .btn_rot (btn_rot), .btn_drop (btn_drop), .hsync (hsync), .vsync (vsync), .vga_r (vga_r), .vga_g (vga_g), .vga_b (vga_b) ); initial begin clk_50m = 0; rst_n = 0; #200 rst_n = 1; // 释放复位 #5000 btn_rot = 1; // 模拟一次旋转 #20 btn_rot = 0; #5000 btn_l = 1; // 模拟一次左移 #20 btn_l = 0; #10000 $finish; end always #10 clk_50m = ~clk_50m; // 50 MHz 时钟 endmodule

时间单位是纳秒，#10 翻转一次 clk_50m 得到 50 MHz 时钟；先给 200 ns 复位低电平，等状态机进入 IDLE 后再发按键脉冲。按键脉冲 20 ns 在真实板子上不够消抖，但仿真只看逻辑跳变，所以没问题。注意四个按键信号在按钮释放后必须归零，否则状态机会一直以为按键被按住，导致方块连续移动。想看消行效果，多等几千个时钟周期即可，或者把工程里下落计时器的分频参数临时改小，让下落间隔从 1 秒缩成 1 毫秒，一条龙仿真完再改回来。

VHDL 版的 Testbench 核心逻辑一样，只是语法不同：

-- VHDL testbench 时钟生成与复位 signal clk_50m : std_logic := '0'; signal rst_n : std_logic := '0'; clk_process : process begin clk_50m <= '0'; wait for 10 ns; clk_50m <= '1'; wait for 10 ns; end process; stim : process begin rst_n <= '0'; wait for 200 ns; rst_n <= '1'; wait; -- 停在这里，让仿真跑到设定时间 end process;

VHDL 的 wait; 不带时间参数表示永久挂起，仿真会一直跑下去直到用户中断或全局时间到。ISim 和 ModelSim 都支持这种方式，不用担心兼容性。

4. 核心逻辑拆解：状态机、方块旋转与消行判断

4.1 游戏主状态机：四个状态吃透全局

五个版本的写法各异，但核心状态机基本一致，都围绕空闲、游戏中、消行、结束四个状态展开。

localparam IDLE = 2'b00; // 等待开始 localparam PLAY = 2'b01; // 方块下落 localparam CLEAR = 2'b10; // 消行动画 localparam OVER = 2'b11; // 游戏结束 reg [1:0] state, next_state; always @(posedge clk or negedge rst_n) begin if (!rst_n) state <= IDLE; else state <= next_state; end always @(*) begin next_state = state; case (state) IDLE: if (start_btn) next_state = PLAY; PLAY: if (game_over) next_state = OVER; else if (line_ok) next_state = CLEAR; CLEAR: next_state = PLAY; OVER: if (start_btn) next_state = PLAY; endcase end

这里用两段式状态机：第一段时序逻辑管状态迁移，第二段组合逻辑管跳转条件。注意 CLEAR 状态只停留一拍，消行逻辑在 CLEAR 期间执行，执行完立刻回到 PLAY。line_ok 信号必须由消行判断模块提前一拍给出，否则状态机在 PLAY 状态下无法感知「这一行满了」这个事实。很多新手会把消行判断和状态跳转写在同一拍，结果状态机还没进 CLEAR，行的内容已经被清了，判断条件丢失，整局游戏就僵在那里。

4.2 方块旋转与碰撞检测：坐标变换是核心

方块旋转的本质是坐标变换。工程里常见做法是用 4×4 网格的 16 位掩码表示每个方块的四种旋转姿态。

// 方块形状掩码：16 位对应 4×4 网格 // I 形方块两种姿态循环 parameter SHAPE_I_0 = 16'b0000_0000_0000_1111; // 横放 parameter SHAPE_I_1 = 16'b0100_0100_0100_0100; // 竖放 parameter SHAPE_I_2 = SHAPE_I_0; parameter SHAPE_I_3 = SHAPE_I_1; // 旋转逻辑：按当前姿态索引取对应掩码 always @(*) begin case ({block_type, rot}) 3'b000_00: mask = SHAPE_I_0; 3'b000_01: mask = SHAPE_I_1; 3'b000_10: mask = SHAPE_I_2; 3'b000_11: mask = SHAPE_I_3; // 其他方块类似，用查找表实现 default: mask = 16'b0; endcase end

查表法把旋转运算变成了组合逻辑查找，综合后只占几十个 LUT，比实时做矩阵运算划算得多。碰撞检测则是把目标位置的掩码与网格对应区域的掩码做按位与，结果为非零就说明有重叠。

// 碰撞检测：非零即有重叠 wire collided; assign collided = |(pregrid[y*W +: W] & shape_mask);

这里 pregrid 是目标位置的网格快照，shape_mask 是旋转后的方块掩码。按位与的结果做归约或，只要有一位重叠就置位 collided。关键参数是 y 和 x 的取值范围，x 必须限制在 0 到 9，y 限制在 0 到 19，越界访问网格数组会读出未定义值，综合后表现为偶发逻辑错误，仿真却查不出来。

4.3 消行判断与计分：时序设计里的隐藏雷区

消行逻辑看起来简单：扫描每一行，满了就删掉，把上面所有行往下移。但实现顺序错了，就会出现悬空和错位。

// 两拍消行：第一拍判断，第二拍移位 reg [ROWS-1:0] row_full; always @(posedge clk) begin if (clear_en) begin // 第一拍：扫描行状态 for (i = 0; i < ROWS; i = i + 1) row_full[i] = (grid[i] == 10'h3FF); // 一行 10 格全满 end else if (shift_en) begin // 第二拍：从下往上搬移 for (i = ROWS-1; i > 0; i = i - 1) begin if (row_full[i]) for (j = i; j > 0; j = j - 1) grid[j] <= grid[j-1]; end end end

注意这里故意用了两拍：第一拍把满行的标志锁存到 row_full 寄存器里，第二拍再根据标志做搬移。如果在同一拍里既判断满行又搬移，搬移后的新行会被下一次判断误判成满行，导致连续消错。消行也不能写成组合逻辑回路，否则会在仿真里出现时序竞争，上板后表现为消行瞬间整列方块乱跳。计分逻辑挂在这两拍之后，按消掉的行数加分，得分再反馈到下落速度，构成完整的游戏闭环。

5. 避坑指南：上板后最容易翻车的六个场景与排查顺序

5.1 现象一：画面花屏，出现横向噪点或彩色条纹

综合实现都成功，烧进板子后 VGA 画面却有大量噪点。

原因：精简版工程用计数器分频产生 VGA 像素时钟，分频后的时钟与行场同步信号之间相位抖动大，尤其在高分辨率下表现明显。另一个常见原因是行同步极性设置反了。

解决：换成 MMCM/PLL 生成像素时钟，或者把显示分辨率降到 640×480@60Hz 并确认 hsync 极性配置为负极性，vsync 为正极性。用时钟 IP 后噪点基本消失。

5.2 现象二：按键没反应，或者按一下方块走好几步

按下左移键，方块一次移动两格甚至三格。

原因：按键没有消抖处理。机械按键的抖动时长在 5 到 20 毫秒，而游戏逻辑时钟通常跑在 25 MHz 以上，一次按下会被采样成几十次有效跳变。

解决：在按键输入后加一个 10 到 20 ms 的消抖计数器，确认电平稳定后再产生单脉冲。代码里看到always @(posedge clk) if (key) move;这种写法就要警惕，必须改成if (key_debounced && !key_prev)的边沿检测结构。

5.3 现象三：消行后上方方块悬空，或者整列错位

消掉一行后，上面的方块没有落下来，中间出现空洞。

原因：移位循环的索引方向写反了。从下往上扫描时，如果先把下方行写回上方行，会把已经处理过的数据覆盖，产生悬空。

解决：按第 4.3 节的两拍结构重写，第一拍锁存满行标志，第二拍用 for 循环从最上面一行开始往下搬移，循环变量从大到小递减，确保下一行搬移时使用的源数据还没有被覆盖。这类问题仿真里很难暴露，因为仿真波形看不出网格内部状态，必须写一个检查函数在仿真里逐行验证。

5.4 现象四：仿真一切正常，上板后黑屏无画面

Testbench 跑起来方块移动都对，烧到板子上 VGA 完全没有输出。

原因：管脚约束文件与实际板卡不相符。最常见的是时钟引脚没有做输入约束，Vivado 在实现阶段会把时钟当作普通信号处理，导致时序收敛失败但综合不报错。

解决：检查 XDC 约束文件里有没有create_clock，没有就先补上，然后核对每个管脚的 PACKAGE_PIN 和 IOSTANDARD。

create_clock -period 20.000 -name clk_50m [get_ports clk_50m] set_property PACKAGE_PIN U3 [get_ports clk_50m] set_property IOSTANDARD LVCMOS33 [get_ports clk_50m]

时钟周期要和板载晶振一致，50 MHz 对应 20 ns 的 period。管脚编号务必对照所持开发板的硬件手册，同一个型号不同批次也可能有差异。

5.5 现象五：方块落到一半突然跳变，位置莫名重置

下落过程中方块的 x 坐标偶尔无规律跳回起点。

原因：把下落计时器的清零信号和方块新位置使能信号写进了同一个 always 块，导致计数器归零那一拍方块位置被错误更新。更隐蔽的情况是异步复位信号没有做同步处理，按键复位瞬间状态机跑飞。

解决：下落定时器单独成块，只负责产生 tick 信号，方块坐标更新模块只响应 tick，不关心定时器内部状态。复位信号先用两级寄存器同步再用，避免复位释放时刻的亚稳态。

5.6 现象六：ISE 综合报错或 IP 相关 license 错误

老版本工程在 ISE 下综合报 "could not find IP" 或 license 校验不过。

原因：工程引用的 IP 核版本与当前 ISE 自带 IP 版本不匹配，或者 IP 的生成文件被压缩包解压时破坏了目录结构。ISE 对 IP 核生成路径里的相对位置很敏感，移动过 .xco 文件就会找不到。

解决：优先检查 IP 是否位于工程目录内的 ip 子文件夹中，路径不能有中文和空格。确认路径无误还在报错，就把该 IP 删掉用 Core Generator 重新生成，端口参数按原文件逐一填回。ISE 工程的这个脾气花了我一个晚上才摸透，从那以后我拿到老工程的第一件事就是先看 IP 文件夹完整度，再决定要不要打开工程文件。

6. 进阶改造：把默认玩法改成你自己的

6.1 加速曲线：用分数驱动下落间隔

默认工程的下落速度通常是固定的，玩到后面没有压迫感。常见做法是把下落间隔分成若干档位，每消满一定行数提升一档：

// 分数越高，下落tick间隔越短 wire [19:0] fall_interval; assign fall_interval = 20'd50_000 - (score / 4'd10) * 20'd1_000;

50 MHz 时钟下，初始间隔 50 000 个时钟周期就是 1 ms，分数每加 10 分间隔缩短 1 ms。注意这里要做边界钳位，间隔不能小于某个安全值（比如 5 000），否则游戏时间加速过快，时钟一高按键响应就跟不上，玩家体感很差。数值要按自己的时钟频率换算，不同板子晶振不一样，写成硬编码参数放在文件顶部最好。

6.2 LFSR 替换固定随机序列

完整版工程里的随机方块生成用的是固定查找表，每局顺序都一样，玩几把就没新鲜感。LFSR 是性价比最高的替换方案，不占额外资源。

// 16 位 LFSR，生成下一个方块类型 always @(posedge clk) begin if (!rst_n) lfsr <= 16'hACE1; // 非零初值 else if (new_block) lfsr <= {lfsr[14:0], lfsr[15] ^ lfsr[13] ^ lfsr[12] ^ lfsr[10]}; end wire [1:0] block_type; assign block_type = lfsr[1:0]; // 取低位做方块类型

初值不能是全零，否则 LFSR 会永远停在全零状态。取低位做类型会有一点分布偏差，但对俄罗斯方块的需求足够。想要更好的均匀性就取高位，或者把 16 位结果做一次异或归约再用。改造后每局方块顺序都不一样，测试碰撞逻辑时也更容易覆盖到边界姿态。

6.3 验证方法与收尾习惯

改完参数别直接上板，先跑一遍全仿真。把消行间隔临时缩短，让仿真时间推进到至少消掉 10 行，观察状态机是否在 CLEAR 和 PLAY 之间正常循环。再逐个验证加速边界：把分数推到最高档，确认下落间隔没有归零或变成负数。

我从这几个版本里最大的收获是：拿到多版本资源，第一件事永远是做版本选型，确认时钟、管脚、语言、工具链四个维度都匹配再动手。从那以后我每次拿到类似的工程包，都会强制走一遍「版本核对 → Testbench 仿真 → 管脚约束检查 → 避坑清单核对」的流程，整个过程不超过二十分钟，但能挡掉大多数上板后才能发现的玄学问题。希望帮到你。

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