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简介：一套涵盖第十三届至第十五届蓝桥杯EDA赛项模拟题与真题的完整备赛资料，覆盖省赛、国赛、模拟考试及官方训练试题等多个场次，面向备战蓝桥杯EDA组的参赛学生与指导教师。压缩包共97个文件、约38.07MB，以zip工程包、PDF试题、JSON原理图、epro与eprj工程文件为主，辅以TXT题目说明与DOCX试题附件，按届别和场次分层归档，便于快速定位对应年度的赛题。目前已有1491人学习下载。内容包含第十三届训练试题一至三及省赛两场试题包、第十四届省赛国赛模拟与客观试题、第十五届嘉立创EDA官方模拟试题及省赛真题，完整覆盖近三届比赛脉络；读者可对照工程文件还原电路设计，分阶段刷题巩固，快速掌握近年EDA赛项的命题趋势与高频考点。

1. 蓝桥杯EDA赛题包：13到15届真题与模拟题，刷完能到什么水平

电子设计自动化（EDA）组的赛题和纯软件赛题最大的区别在于：它考的不是你背了多少知识点，而是你能否在有限时间内，用竞赛指定的在线EDA平台把一套原理图画对、把PCB布完、把制造文件完整导出。第十三届到第十五届的真题和模拟题放在一起刷，价值不在题目本身，而在于你能从中归纳出一套稳定的答题节奏和评分认知。这套资料适合两类人：准备参赛想提前摸底的学生，以及上过考场、想通过复盘把丢分点找回来的选手。三届题量完整刷下来，你对元件封装、网络标签、走线规则这些细节的敏感度会有明显提升，至少不会在考场上对着器件清单发愣。

2. 三届赛题的命题逻辑：从题面结构逆向看出得分点

2.1 赛题三块内容：原理图、PCB与约束条件各考什么

把十三届到十五届的真题放在一起对比，能明显看出一个规律：EDA组的赛题很少让你从零设计一个完整系统。常见做法是给出功能描述、一份器件清单和若干条硬性约束，让你完成原理图绘制、PCB布局布线，最后导出可用于生产的制造文件。器件清单一般给到具体型号和封装，但不会告诉你引脚怎么连，这一层需要你自己根据功能描述推断。

原理图部分真正考的是"映射"能力：型号到封装的映射、引脚定义到网络的映射。拿到一个稳压芯片，先要看清它有几个引脚、每个引脚的功能是什么，再对照功能描述判断哪些引脚接输入、哪些接输出、哪些需要去耦电容。三届真题里反复出现的模块高度集中在几类：单片机最小系统、电源转换电路、信号调理电路、按键与显示接口。每一类都有相对固定的接法，这也是刷题训练最有价值的部分——接法是可以被提前练成肌肉记忆的。

PCB部分考的是"规则意识"。同一块板子，有人半小时布完能用，有人布完却被DRC连续拦截。差别不在手速，而在布线前的参数预设——线宽、线距、过孔尺寸、丝印位置这些如果不提前定好，布线过程就是反复返工。真题通常会给一部分硬性约束作为底线，其余要靠你按电流大小和信号类型自己定。这部分是最接近工程实战的地方，也是多数刷题者从模拟题里练不到的部分。

2.2 评分权重与时间分配：一张表拆出三阶段节奏

官方不年年公布详细打分表，但从三届真题对应的得分反馈来看，大致是稳定结构：原理图约占四成，PCB约占五成，设计报告与文件规范占一成。比例不保证绝对精确，但足够用来指导时间规划。以五小时赛制为例，下面的分配方式经过多轮训练验证：

我一般会建议原理图阶段多留10分钟缓冲，因为原理图的错误会在PCB阶段被放大：一个网络连错，到PCB阶段才发现，回头改原理图再重新导入，耗时远超当时多检查一遍。报告阶段不要提前写太多，等PCB定稿后边截图边写反而快，这时候设计定型了，不需要反复改图。

2.3 从十三届到十五届：题面的三个变化倾向

把三届真题横向扫一遍，能看出三个比较明显的变化。第一个是器件型号覆盖面变广。十三届的题目倾向于常见型号，比如通用运放、常规稳压芯片；到了十五届，题面里会出现需要在元件库里现找、找不到就得自己建模的器件，对自建库能力的要求明显提高。

第二个变化是封装栏写得更细。早期题目封装给得比较宽泛，能放上去就得基础分；后期题目会在封装字段写全参数，电容是C0603还是C0805、晶振封装是哪种尺寸，选错直接关系到PCB阶段能否继续。这个变化意味着训练时必须养成"先核对封装、再开始连线"的习惯。

第三个变化是模拟题和真题的差距被拉大。市面上流传的模拟题大多复刻了题型框架，但约束条件宽松不少。真题里"最小线宽0.3mm""器件间距不小于0.5mm"这类硬约束，在模拟题里常常缺失。刷模拟题练流程没问题，练细节判断一定要回到真题。

3. 真题拆解：三天走完一套题，从原理图到制造文件

3.1 训前准备：题面归档与器件清单建表

拿到这套资料，第一步不是急着打开画图，而是把文件按届别和类型归档。三届真题加模拟题，题面PDF、参考图、器件清单混在一起，不整理的话每次训练光翻文件就要占掉十几分钟。实际训练中我用一个简单的目录结构把它梳理清楚：

project_root=~/eda_exam mkdir -p "${project_root}"/{13th/{real,mock},14th/{real,mock},15th/{real,mock},workspace/{drafts,pcb_out,report}} # 把按届别下载好的题面与附图归档 cp ~/Downloads/13th/*real* "${project_root}/13th/real/" cp ~/Downloads/13th/*mock* "${project_root}/13th/mock/" cp ~/Downloads/14th/*real* "${project_root}/14th/real/" cp ~/Downloads/15th/*real* "${project_root}/15th/real/" # 训练中导出的工程文件统一放workspace，与原题目录隔离 ls "${project_root}"/15th/real/

这段脚本的核心逻辑是"原题目录只读、工作目录可写"。原题和参考文件放在real和mock目录下，自己画的工程导出到workspace，复盘时可以清晰对照"题目原样"和"我的结果"，避免把参考图和自己画的图层混在一起。目录名用英文是为了避免某些EDA工具对中文路径解析出问题。

归档之后，每一套题建一张器件清单表，这是原理图阶段最重要的中间产物：

建表时把"关键引脚"和"用途判断"写清楚，画原理图时对着表连线，就不会画到一半回头反复翻题面。

3.2 原理图绘制：网络标签、ERC检查与位号整理

原理图阶段按顺序做四件事。第一是放置器件并核对封装，从元件库拖出器件后先双击确认封装字段，再放上图纸。竞赛指定的在线EDA平台元件库覆盖面还可以，但冷门型号经常搜不到，这时候需要自己建模。自己建封装时要注意引脚编号方向和实物严格一致，这是后面所有连接的基础。

第二是网络连接。连线表达直观，但电源和地这类多处出现的网络建议用网络标签而不是长连线。标签命名的典型错误是大小写不统一，比如Vcc和VCC在系统里是两个独立网络，到PCB阶段会变成两个孤岛。我一般画完第一遍就统一命名规范：电源用3V3、VCC、5V，地统一用GND，模拟地和数字地单独分AGND和DGND。

第三是ERC检查。画完点ERC，常见的报错是引脚悬空和输出短路。这里有个容易被忽略的点：很多题目的器件清单里有NC引脚，规格书明确标了不接，ERC报悬空是正常提示，用忽略标记处理即可，不要为了消掉报错硬把它接进某个网络。

第四是位号整理。复制粘贴元件时位号会自动带后缀，比如R1变成R1_1，后面再改动电路位号会更乱。全部摆完后执行一次位号重排，让R1、R2、C1、C2按从左到右、从上到下排列，既方便PCB布局定位，也让报告里的说明更清楚。

3.3 PCB布局布线：规则表、走线优先级与DRC收尾

进入PCB阶段前先把规则设好。下面这组参数来自多套真题训练的验证，适合绝大多数常见场景：

规则设置的操作方式：进入PCB编辑器，在设计规则里新建线宽规则，把电源网络单独加入一个更宽的规则组，普通信号网络保留默认值。这一步跳过的话，默认线宽可能只有0.254mm左右，电源线过不了载流需求。

布局阶段按"先核心后外围"的顺序：先放主控或核心电源芯片在板面中心，再放晶振、去耦电容紧贴对应引脚，最后把接口和按键放板边。去耦电容离芯片引脚越近越好，这是老生常谈，但在时间压力下最容易妥协。

布线优先级建议是：先电源和地，再关键信号（时钟、复位），最后普通信号。电源线尽量短粗，避免绕远路形成大回路；时钟线尽量少过孔，不跨越铺铜割裂区。普通信号线在满足间距的前提下能短则短，双面板上下两层交叉走线时注意成对出现，避免单层走线过于拥挤。

铺铜和DRC是收尾的关键。铺铜参数里有一项"焊盘连接方式"，常见选项是直连和十字连接。十字连接手工焊接好操作，但评分环节有时会因GND连接面积不足被判定为连接不良，我一般选直连，DRC通过率更高。全部完成后跑一次DRC，逐条处理报错，然后按固定清单核对导出文件：顶层线路、底层线路、顶底丝印、阻焊、钻孔、板框，缺一项都不算完。

4. 模拟题与真题的配合：刷题顺序决定你的训练下限

4.1 模拟题能练什么、练不到什么

模拟题的价值和边界，很多人一开始判断会偏。模拟题最大的价值是练流程：读题、建器件清单、画原理图、布PCB、导文件，这一整套动作在模拟题上跑三遍，比看十篇经验贴都有用，肌肉记忆靠重复建立。

但模拟题练不到的是"约束压力"。真题里那些硬性约束——最小线宽、最小间距、板面积范围——才是真正拉开差距的地方。模拟题通常去掉或放宽这些约束，导致你刷模拟题时"差不多就行"的，放到真题里就是DRC连环报错。

4.2 真题复盘的五个维度：用打分表量化每次训练

复盘比刷题重要。我习惯每次真题训练后从五个维度打分，每项0到10分，低于7分就标成"待重练"。

第一个维度是原理图连通性：ERC有没有漏报、网络标签是否全部对应、有没有凭感觉跳检查。 第二个维度是封装正确性：每个器件的封装字段和题面是否一致，尤其是电容电阻的尺寸规格。 第三个维度是规则满足度：线宽、间距、过孔参数是否全部满足题面约束。 第四个维度是布局合理性：核心器件是否居中、去耦电容是否贴近引脚、接口方向是否方便接线。 第五个维度是时间消耗：原理图、布局、布线、DRC修复各用了多久，卡在哪一步。

打分记录可以用一个简单的脚本维护，每次追加一行记录：

import json, datetime def add_score(session, scores): record = { "time": datetime.datetime.now().strftime("%Y-%m-%d %H:%M"), "session": session, **scores, "below7": [k for k, v in scores.items() if v < 7] } with open("exam_scores.json", "a", encoding="utf-8") as f: f.write(json.dumps(record, ensure_ascii=False) + "\n") return record add_score("15th_real_1", { "schematic_net": 8, # 原理图连通性 "footprint": 6, # 封装正确性 "rule_ok": 7, # 规则满足度 "layout": 6, # 布局合理性 "time_cost": 5 # 时间消耗，越接近10说明节奏越稳 })

这个脚本把每次打分追加进同一个JSONL文件，below7字段自动列出短板维度。下次训练前先打开文件，针对短板专项练，而不是每套题都从头到尾重刷。刷题顺序建议是：第一周用模拟题跑通流程和工具操作，第二周上真题限时模拟，第三周只练复盘里低于7分的维度。按这个顺序走，训练下限会被抬高很多。

5. 避坑与常见问题：三届刷题里反复翻车的五个典型坑

5.1 位号重复导致元件在PCB上重叠

现象：原理图ERC不报错，导入PCB后两个元件叠在一起，怎么拉都分不开，保存重开位置又乱。 原因：画原理图时复制粘贴过元件，复制出来的位号带后缀如R1_1、R1_2，后面删删改改，某些位号出现重复。 解决：画完原理图后执行一次位号重排，让系统把所有位号重新编号；导入PCB前在原理图端看一遍有没有告警提示。位号重排应该成为每套题固定的收尾动作，没有例外。

5.2 网络标签大小写不一致导致网络断开

现象：原理图上看是连通的，回到PCB发现同名线路变成两个独立网络，GND铺铜中间还裂了一条缝。 原因：网络标签严格区分大小写，Rst和RST是两回事。常见诱发点是画图时先用了小写，后面又从别的图纸复制了一个全大写标签。 解决：建表阶段把命名规则写死，电源用3V3、VCC、5V，地统一GND，信号名固定首字母大写；全部画完后用平台的网络检查功能把所有标签列一次，人眼扫一遍。这个习惯练成之后，网络断开的概率会降到接近零。

5.3 默认线宽拿去做电源线导致压降超标

现象：DRC全通过，自检也看不出问题，但对照参考解法发现电源回路压降明显、走线偏细。 原因：默认线宽只有0.254mm左右，信号线够用，但3.3V或5V电源干线在电流稍大时，这个宽度会带来明显压降。 解决：按电流估算线宽，1A电流至少配0.5mm以上，并把电源网络单独加进一个更宽的规则组。不用记精确公式，记住"电源线比信号线宽至少一倍"这个经验值，绝大多数真题场景都够用。

5.4 铺铜后GND焊盘虚连，DRC成片报错

现象：铺完铜跑DRC，几十个错全集中在GND焊盘上，有的报间距、有的报连接不良。 原因：铺铜设置里焊盘连接方式设成了十字连接，铜皮与焊盘之间只有四条细辐条，连接面积不足被判定为虚连。 解决：铺铜设置里把连接方式改成直连，同时把铜皮与焊盘的间距比普通线距略放大一点，比如0.3mm到0.35mm。改完重跑DRC，这类报错会消失大半。

5.5 把NC引脚硬接网络来消除ERC报错

现象：ERC报某个引脚悬空，为了消掉报错给这个标了NC的引脚硬接了GND，后来PCB阶段发现该网络多出一堆无用过孔。 原因：对悬空报错的理解不对。NC引脚本身就是不接的，平台报悬空只是提示信息，不代表设计错误。 解决：把ERC报错分成三类处理：真错误必须改，警告要先查规格书确认，NC引脚直接标记忽略。刷题时把每套题的错误类型和忽略理由写进复盘表，后面遇到同类报错就不会慌。

6. 验证进阶：用DRC加3D预览给答案打分，沉淀成自己的库

一套真题做到什么程度算"做完"？我现在的标准是三步验证全部通过才收工：DRC零错误、3D预览机械检查通过、自评表没有低于7分的维度。

DRC零错误是底线，但很多人把DRC当成终点。DRC只检查规则满足情况，不检查设计合理性，3D预览补的正是这一层。切到3D视图旋转板子，看元件有没有超出板框、接口朝向是否一致、电解电容和电感这类高度敏感的器件有没有和相邻器件碰撞。这些机械干涉DRC往往不报，但在评分环节是实打实的扣分点。

三步之外还有更高阶的用法：把每次训练中自建的封装和常用电路模块沉淀成自己的库。真题里反复出现的电源转换模块、单片机最小系统、按键电路，画过一次就存成模板块，下次直接调用，省下的时间留给DRC修复。训练到后期，真正拉开差距的不是能不能画出来，而是同样的功能你用多久画完、DRC一次通过率有多高。

从那以后我每次刷完一套题都强制走一遍"错题表→重布线→3D检查"的流程，卡在哪个坑就记进错题表的对应分类，下一次训练先翻一遍。这样坚持下来，原理图阶段稳定控制在70分钟内，PCB阶段的DRC报错从两位数降到个位数。这套按届别归档好的13到15届真题与模拟题，拿回去直接按第三章的流程拆，会比你自己从零摸索省下大量时间。希望帮到你。

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