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简介：这份PDF是德州仪器DS90LV031A的官方数据手册，面向从事高速接口电路设计的硬件工程师、嵌入式开发者及工业通信系统设计人员，用于解决低功耗、高带宽差分信号传输中的驱动器选型与设计参考问题。资源包共1个PDF文件，大小约1.15MB，完整收录该四通道CMOS差分线路驱动器的规格书内容。手册详细给出超过400Mbps（200MHz）切换速率、0.1ns典型差分偏移、2ns最大传播延迟、3.3V电源设计、±350mV差分信号及13mW静态功耗等关键参数，并涵盖TRI-STATE输出禁用功能、EN与EN*使能控制逻辑，以及与IEEE 1596.3 SCI、TIA/EIA-644 LVDS标准的兼容说明。内容还包含引脚配置、绝对最大额定值、推荐工作条件、SOIC与TSSOP封装尺寸及典型应用电路，可帮助读者快速完成器件选型、原理图设计与信号完整性评估。目前已有168人学习下载，适合需要构建高速点对点通信系统的工程师参考。

1. 从一份 16 页的 PDF 说起：DS90LV031A 到底能帮你解决什么

如果你正在做工业相机、PLC 背板或者多通道数据采集板，大概率会遇到这样一个场景：FPGA 或 MCU 的 LVTTL 信号要跨过一段几十厘米的排线或背板，速率跑到 200 MHz 以上，单端信号眼图已经糊成一团，误码率压不下去。这时候翻 TI 官网，搜到一份 16 页的 PDF——DS90LV031A 数据手册，四通道 3.3V LVDS 差分线路驱动器。它要解决的核心问题很明确：把四路 LVTTL/LVCMOS 单端信号转换成 ±350mV 的低压差分信号，用一对 100Ω 差分线传出去，接收端再用配套的 DS90LV032A 还原。400Mbps 以上切换速率、0.1ns 典型差分偏移、2ns 最大传播延迟、静态功耗 13mW，这几个参数放在一起，意味着它适合的是高带宽、低功耗、多通道并行的点对点链路。这份手册不是教程，是设计依据——引脚定义、电气特性、开关参数、布局建议全在里面。适合谁？做硬件原理图设计的、画 PCB 的、调信号完整性的，以及需要给 FPGA 选型 LVDS 驱动器的嵌入式工程师。下面我按实际项目里用这颗芯片的流程，把手册里真正影响落地的部分拆开讲。

2. 读懂引脚与使能逻辑：16 个引脚怎么接才不翻车

2.1 引脚功能分组与最小系统接线

DS90LV031A 是 16 引脚封装，SOIC 和 TSSOP 两种。手册第 5 节 Pin Functions 表格列得很清楚，但第一次看容易漏掉使能引脚的特殊逻辑。先把引脚按功能分组：

最小系统接线逻辑：四路 DIN 接你的 LVTTL 信号源，四对 DOUT± 接 100Ω 差分线，VCC 接 3.3V 并就近放 0.1μF 去耦电容，GND 接地平面。EN 和 EN* 是逻辑或关系——只要 EN 为高或 EN* 为低，驱动器就使能；只有 EN 为低且 EN* 为高时，输出才进入高阻态。这个逻辑在手册第 8.4 节 Device Functional Modes 里有明确描述，但很多人第一次画图时会误以为两个使能引脚需要同时有效。

注意：EN 和 EN* 是 OR 关系，不是 AND。如果你只用一个使能信号，另一个必须接到固定电平——EN 接地、EN* 接 VCC 是禁用；EN 接 VCC、EN* 接地是使能。悬空会导致输出状态不确定。

2.2 使能引脚的三种控制策略与功耗权衡

实际项目里使能引脚怎么用，取决于你的功耗预算和通道管理需求。手册给出了三种典型配置的电流数据：

• 全部使能、无负载：ICC 典型 8mA，最大 15mA（手册第 6.5 节）
• 全部使能、100Ω 负载：ICC 典型 23mA，最大 30mA
• 全部禁用：ICCZ 典型 2.6mA，最大 6mA

从 23mA 降到 2.6mA，差了一个数量级。如果你的系统有低功耗待机模式，用 EN/EN* 关断驱动器是有效的省电手段。但要注意，TRI-STATE 关断的是输出级，输入级和内部偏置电路仍在工作，所以静态电流不会降到零。

控制策略上，我一般推荐两种做法。第一种是 EN 接 VCC、EN* 接 GPIO，用低电平有效控制——这样上电默认使能，GPIO 拉高时关断，适合需要软件干预的场景。第二种是 EN 接 GPIO、EN* 接地，用高电平有效控制——上电默认使能，GPIO 拉低时关断。两种没有本质区别，看你的 GPIO 默认电平。关键是不要两个都接 GPIO 然后写相反的逻辑，那样容易在初始化顺序上出问题。

还有一个细节：手册第 6.6 节给出了使能/禁用时间——tPHZ 和 tPLZ 最大 5ns，tPZH 和 tPZL 最大 7ns。这意味着你可以在 200MHz 的时钟周期内完成通道切换，做时分复用的多通道采集时，这个速度是够用的。但如果你在使能引脚上加了 RC 滤波，时间常数要控制在 1ns 以下，否则会吃掉建立时间。

3. 电气参数与信号链设计：从 VOD 到终端匹配的完整计算

3.1 差分输出电压 VOD 与偏移电压 VOS 的约束

手册第 6.5 节 Electrical Characteristics 是整份文档里最需要逐行看的部分。先看两个核心参数：

• VOD1（差分输出电压）：RL = 100Ω 时，最小 250mV，典型 350mV，最大 450mV
• VOS（偏移电压）：RL = 100Ω 时，最小 1.125V，典型 1.25V，最大 1.375V

这两个参数决定了接收端能不能正确判决。VOD 是 DOUT+ 和 DOUT– 之间的电压差，VOS 是两者的共模电压。接收端 DS90LV032A 的输入阈值通常在 ±100mV 左右，所以 250mV 的最小 VOD 有足够的噪声容限。但如果你用的不是配套接收器，而是 FPGA 的 LVDS 输入，要确认它的阈值范围是否覆盖 250mV。

VOS 的 1.25V 典型值意味着输出共模点在地和 VCC 之间。这个值是由内部电路决定的，外部无法调整。如果你的接收端需要不同的共模电压，要么选别的驱动器，要么加交流耦合电容重新偏置。但交流耦合会破坏直流平衡，LVDS 通常不推荐。

还有一个容易忽略的参数：ΔVOD1 和 ΔVOS。手册规定 ΔVOD1 最大 35mV，ΔVOS 最大 25mV。这两个参数衡量的是互补输出状态之间的匹配度。如果 ΔVOD1 太大，眼图的上下不对称，接收端的占空比会失真。35mV 在 350mV 的典型值上占 10%，对于 200MHz 的信号，这个失配会导致约 0.05UI 的抖动，一般可以接受，但在高速链路里要留余量。

3.2 终端匹配电阻的选择与布局位置

手册第 8.1 节 Overview 里有一句话很关键：“A termination resistor of 100Ω must be selected to match the media, and is located as close to the receiver input pins as possible.” 终端电阻必须选 100Ω，而且必须放在接收端输入引脚附近。

为什么是 100Ω？因为 LVDS 标准规定的差分线特征阻抗就是 100Ω。如果你用的线缆或 PCB 走线不是 100Ω，终端电阻要跟着变。比如有些排线是 120Ω，那终端电阻也要用 120Ω。但 DS90LV031A 的 VOD 参数是在 RL = 100Ω 条件下测的，用 120Ω 时 VOD 会略高，大概在 300mV 左右，仍在接收端可接受范围内。

布局位置的重要性怎么强调都不过分。终端电阻的作用是吸收传输线末端的反射能量。如果电阻离接收端引脚超过几毫米，那段走线就成了 stub，会产生二次反射。我见过一个案例，终端电阻放在接收端 5mm 远的地方，200MHz 下眼图闭合了 30%。后来把电阻移到引脚旁边，眼图立刻打开。手册第 11 节 Layout Guidelines 也强调了这一点，但很多人画图时只关注连接关系，忽略了物理位置。

提示：终端电阻的封装也有讲究。0402 封装的寄生电感比 0603 小，在 200MHz 以上优先用 0402。电阻的精度选 1% 就够了，但温度系数要低，否则温漂会导致阻抗失配。

3.3 传播延迟与通道间偏移的系统级影响

手册第 6.6 节 Switching Characteristics 给出了几个时间参数，直接决定你的系统时序预算：

• tPHLD / tPLHD：差分传播延迟，典型 1.18ns / 1.25ns，最大 2ns
• tSKD1：差分脉冲偏移，典型 0.07ns，最大 0.4ns
• tSKD2：通道间偏移，典型 0.1ns，最大 0.5ns
• tSKD3 / tSKD4：器件间偏移，最大 1ns / 1.2ns

如果你做的是四通道并行采集，tSKD2 是最需要关注的。0.5ns 的最大通道间偏移意味着四路信号到达接收端的时间差不超过 0.5ns。在 200MHz 下，一个 UI 是 5ns，0.5ns 占 10%。如果你的 FPGA 用同一个时钟采样四路数据，这个偏移会导致采样窗口偏移，需要在时序约束里留余量。

tSKD3 和 tSKD4 是器件间偏移，做多板同步采集时要用到。1.2ns 的最大值意味着两块板子之间的传播延迟差不超过 1.2ns。如果你的系统要求多板同步精度在 1ns 以内，这个参数就卡边了，需要选更高级的器件或者做延迟校准。

传播延迟本身是 2ns 最大，这个值在系统时序预算里要算进去。比如你的 FPGA 输出数据到驱动器，经过 2ns 延迟到差分线，再经过线缆延迟到接收端，接收端再经过 2ns 到 FPGA。整个链路延迟是 4ns 加线缆延迟。如果系统要求端到端延迟小于 10ns，线缆长度就要控制在 1 米以内（按 5ns/m 估算）。

4. 避坑与排查：四个真实项目里踩过的坑

4.1 输出无信号，但电源电流正常

现象：上电后测量 DOUT± 对地电压，两者都是 1.25V 左右，没有差分摆幅。电源电流约 8mA，和手册的无负载使能电流一致。

原因：DIN 输入引脚悬空或驱动能力不足。DS90LV031A 的输入是高阻抗 CMOS 输入，如果前级 FPGA 的 IO 没有配置为输出，或者配置了但驱动电流不够，DIN 引脚会浮到一个中间电平，导致输出状态不确定。手册第 6.5 节规定 VIH 最小 2V，VIL 最大 0.8V，悬空时电压可能在 1.5V 左右，既不是高也不是低。

解决：用示波器确认 DIN 引脚有明确的 0V 和 3.3V 跳变。如果 FPGA 的 IO 配置为开漏，要加上拉电阻。如果前级是 1.8V 电平，要加电平转换，因为 DS90LV031A 的 VIH 最小是 2V，1.8V 不够。

4.2 眼图闭合，误码率随温度升高而恶化

现象：常温下眼图勉强打开，误码率 1e-12；温度升到 70°C 后眼图闭合，误码率恶化到 1e-6。

原因：终端电阻的温度系数太高，或者电阻值随温度变化导致阻抗失配。另外，如果用的是 5% 精度的电阻，常温下阻抗偏差就有 5Ω，高温下更严重。手册第 6.3 节规定工业温度范围是 –40°C 到 85°C，在这个范围内 VOD 和 VOS 都有温度漂移。

解决：换 1% 精度、低温漂的电阻。同时检查去耦电容的温度特性，X7R 比 Y5V 好。如果还是不行，在接收端加均衡器，补偿高频损耗。

4.3 使能引脚切换时输出有毛刺

现象：用 GPIO 控制 EN 引脚做通道切换时，DOUT± 上出现 2ns 左右的毛刺，导致接收端误触发。

原因：EN 和 EN* 的逻辑或关系导致切换瞬间两个输入同时处于中间电平。如果 EN 从低到高时，EN* 还是低电平，输出会短暂进入不确定状态。手册第 6.6 节给出的使能时间是 7ns，但这是从稳定电平到稳定输出的时间，中间过程没有定义。

解决：确保 EN 和 EN* 不会同时处于有效电平的边界。如果用一个 GPIO 控制，另一个必须接固定电平。如果两个都用 GPIO，要保证切换顺序——先让一个失效，再让另一个生效，中间留至少 10ns 的死区。

4.4 多通道串扰导致相邻通道误码

现象：四通道同时工作时，相邻通道的误码率比单独工作时高一个数量级。

原因：PCB 走线太近，差分对之间的耦合。手册第 11.1 节 Layout Guidelines 建议差分对之间保持至少 3 倍线宽的间距，但实际画图时为了省空间经常忽略。

解决：增加差分对间距，或者在相邻差分对之间加地线隔离。如果空间不够，把四对差分线分到不同的布线层，中间用地平面隔开。另外，终端电阻的接地要单独走线到接收端的地引脚，不要和数字地混在一起。

5. 从手册到量产：布局检查清单与实测验证方法

5.1 布局检查清单

在发板之前，我习惯按这份清单过一遍：

5.2 实测验证方法

板子回来之后，按这个顺序测：

第一步，不接负载，测静态电流。如果 ICC 在 8mA 左右，说明使能正常、无短路。如果远大于 15mA，检查是否有焊接短路。

第二步，接 100Ω 负载，测 VOD 和 VOS。用差分探头测 DOUT+ 和 DOUT– 之间的电压，应该在 250mV 到 450mV 之间。共模电压用两个单端探头分别测 DOUT+ 和 DOUT– 对地电压，取平均值，应该在 1.125V 到 1.375V 之间。

第三步，加 200MHz 方波，测眼图。用示波器的眼图模板测试，确认眼高和眼宽满足接收端要求。如果眼图闭合，先检查终端电阻位置，再检查走线阻抗。

第四步，四通道同时工作，测通道间偏移。用四通道示波器同时抓四路输出，测量上升沿之间的时间差，应该在 0.5ns 以内。

第五步，温度循环。从 –40°C 升到 85°C，每 10°C 测一次误码率。如果高温下误码率恶化，重点查电阻温漂和去耦电容。

5.3 一个具体技巧：用 TDR 测走线阻抗

如果你怀疑走线阻抗不是 100Ω，可以用 TDR（时域反射计）测。方法很简单：在驱动器输出端注入一个快速阶跃信号，看反射波形。如果反射系数为正，说明阻抗偏高；为负，说明阻抗偏低。调整走线宽度或介质厚度，直到反射最小。

我一般会在 PCB 加工时要求板厂做阻抗测试报告，但自己用 TDR 复测一遍更放心。TDR 的上升时间要小于 100ps，否则分辨率不够。测的时候要把终端电阻断开，否则电阻会吸收反射，测不到走线本身的阻抗。

从那以后我每次画 LVDS 链路，都会在发板前把终端电阻的位置、去耦电容的摆放、差分对的间距这三项单独标出来让 layout 工程师确认，不再只依赖 DR C 检查。希望帮到你。

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