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1. 扇入扇出到底是干什么的？先从一个门电路说起

很多刚接触数字电路的朋友，看到“扇入扇出”这个词会觉得很高深，感觉是什么了不起的数学概念。其实没那么玄乎，用大白话讲：扇入就是“我能接几路输入”，扇出就是“我能带几个负载”。

我在一次做数字电路实验时，用74HC08这个与门芯片驱动LED灯，芯片输出端接了3个LED，结果亮度明显发暗，信号波形也变形了。当时第一反应是电源不够稳，检查了半天才发现，74HC08的扇出能力在标准负载下只有4个左右，接3个LED再加上后续电路，已经快把输出级“压垮”了。从那以后我才真正重视起扇入扇出这两个看似基础、实则很能坑人的参数。

搞清楚扇入扇出，对刚学数字电路的人而言，不仅是应付考试，更是以后做电路设计、排查故障的最底层能力。这篇内容我打算从定义、物理原理、计算方式，到实际工程中的排查技巧一条线讲透，尽量用我趟过的坑来帮你把知识落地。

2. 先从名字入手：扇入和扇出的逻辑定义

2.1 扇入是什么

扇入，英文叫fan-in，指的是一个逻辑门电路能够接收的输入信号的最大数量。比如一个与门，如果它有2个输入端，那么它的扇入就是2；如果是4输入与非门，扇入就是4。

但是千万别以为扇入就是“焊了几个引脚”这么简单。芯片封装上引出多少引脚，和内部逻辑结构能处理多少输入，是两回事。一个4输入与非门，你实际只用了2个输入，剩余的两个输入引脚必须接高电平或低电平，不能悬空。这就是扇入概念在实际操作中最容易被忽略的地方。

扇入数量决定了这个门的逻辑表达式的复杂度。扇入越大的门，理论上能在一个逻辑级内完成更复杂的逻辑运算，比如8输入与非门可以直接处理8个信号的与非关系，逻辑级数少了，延迟也相应降低。但是，大的扇入同时意味着内部结构更复杂、速度更慢、功耗更大，不是越大越好。

2.2 扇出是什么

扇出，英文叫fan-out，指的是一个逻辑门电路的输出端能够驱动的下一级门电路或负载的最大数量。比如某反相器的扇出是10，意味着它最多能带10个同类门电路。

工程中扇出有两种理解方式。一种是最简单的“数个数”，即数据手册上直接标注的扇出数，比如标准TTL门电路的扇出一般是10。另一种是更物理化的理解——以电流为约束条件，计算输出级能提供的灌电流或拉电流，与下一级输入需求电流的比值。

只数个数不讲电流，是新手最容易踩的坑。因为不同工艺、不同系列的门电路，输入电流需求差异巨大。CMOS电路的输入电流几乎为0，一个CMOS输出门理论上可以驱动非常多CMOS输入门；但TTL电路呢，每个输入在低电平时会有明显灌电流，扇出能力就受电流限制很严重。

2.3 为什么扇入扇出常常一起讲

扇入和扇出就像一枚硬币的两面，一个管“吃”，一个管“吐”。设计一个数字系统，你需要保证前一级的扇出足够喂饱后一级的扇入，否则信号会衰减、电平会漂移，逻辑就会出错。

举个生活化的例子：扇入就是一张桌子能坐几个人吃饭，扇出就是厨房一次能炒几个人的菜。你饭桌能坐20人（大扇入），但厨房一次只能炒3个人的菜（小扇出），那这顿饭吃得不痛快；反过来，厨房能炒20个菜，饭桌只能坐3人，那就是浪费。

放在电路里，各级之间的扇入扇出必须匹配，才能保证信号在门与门之间稳定传递，不产生逻辑混乱。

3. 背后的物理原理：为什么扇出会受限

3.1 逻辑门内部“推”和“拉”的博弈

要理解扇出为什么有限制，必须搞清楚数字电路输出级的推挽结构。以最具代表性的CMOS反相器为例，它的输出级由PMOS和NMOS两个管子构成。输出高电平时，PMOS导通，像是一个电阻把输出端“推”向电源电压，这个动作叫“拉电流”；输出低电平时，NMOS导通，把输出端“拉”向地，这个动作叫“灌电流”。

当输出端接的负载变多时，每个负载门都会从输出端吸取一定的电流（或向输出端灌入电流）。电流大了，输出级的管压降就会增大，输出高低电平就会偏离标准值。当偏离超过下一级能够容忍的阈值范围，逻辑就很可能会翻转出错。

这就好比你用一个小水泵给小区供水，一根管线接一台饮水机，水压稳稳的；接上百台饮水机同时用水，水压就掉下来了，水龙头流出来的都是细线。数字电路的扇出超过手册值，输出电平就会“掉压”，逻辑零和一就模糊了。

3.2 手册里的参数：I_OH、I_OL、I_IH、I_IL

扇出的计算，本质上不是数引脚，而是算电流账。数据手册里给了四个关键电流参数：

• I_OH：输出高电平时，输出端能向外提供的最大电流（拉电流）。
• I_OL：输出低电平时，输出端能向内吸收的最大电流（灌电流）。
• I_IH：输入高电平时，输入端需要从外部吸取的电流。
• I_IL：输入低电平时，输入端会向外部灌出的电流。

扇出计算公式（以驱动同类门电路为例）分两种情况：

高电平扇出 = I_OH / I_IH

低电平扇出 = I_OL / I_IL

取两者中的较小值，就是最终的门电路扇出数。

举个例子，某TTL门电路手册标注：I_OH = 400μA，I_OL = 16mA，I_IH = 40μA，I_IL = 1.6mA。

算一下：

• 高电平扇出 = 400 / 40 = 10
• 低电平扇出 = 16 / 1.6 = 10

两者相等，扇出就是10。但很多时候高低电平扇出是不相等的，工程中要取较小值，还要留出不少于20%的裕量。

3.3 实际电路中的降额原则

我在做一块数据采集板时，用CD4050作为缓冲器驱动8个74LS04反相器。理论算下来，CD4050的扇出完全够，8个74LS04一点问题没有。但是忘了考虑PCB布线长度造成的容性负载，高速翻转时，输出级的瞬态电流远大于直流计算值，结果出现了偶发的逻辑抖动。

后来加了缓冲芯片，把一个输出端只接4个负载，问题就消失了。从那以后，我给自己定了一个规矩：理论计算的扇出值，实际使用时要降额20%~30%。尤其在高频、长走线、多负载的情况下，扇出“打折”是必须的。

4. 数字电路中扇入扇出的实际意义

4.1 对逻辑设计的影响

扇入对逻辑设计的影响主要体现在逻辑级数和门数量上。举个例子，你要实现一个8输入的与逻辑，用2输入与门实现需要7个门、4级逻辑延迟；如果直接用8输入与门，一个门就搞定，1级延迟。

但是，8输入与门内部需要串联更多晶体管，每个晶体管的导通电阻叠加，信号传输延迟反而比2输入门大。我在FPGA里面做加法器的进位链时就有体会，用大扇入门确实能减少逻辑级数，但是在高速时钟下，大扇入门本身的延迟增量和布线拥塞反而得不偿失。

工程上常见的折中方案是：单个逻辑门的扇入不超过4~5，超过这个数，宁可多写几级逻辑，也不要硬用超大扇入门。这是很多资深设计师多年经验总结出来的平衡点，新手一开始不理解，等到被时序收敛折磨几次就懂了。

4.2 对系统可靠性的影响

扇出不足引起的失效，往往不是“完全失灵”，而是“时好时坏”这种最难排查的故障模式。因为信号还能勉强翻转，只是翻转速度变慢、噪声容限变小。

举个我真实遇到的案例：一块板卡上，某CPU的地址总线输出直接连到了3个外设芯片的输入，加一个状态指示LED。理论上算扇出，CPU的数据手册写明可驱动至少5个TTL负载，3个外设加LED没问题。但是高电平翻转时，LED的灌电流需求比较大，加上PCB走线较长，结果导致地址信号的高电平被拉低到2.8V左右，其中一个对电平要求较高的外设读到的地址偶尔出错。

排查了很久，最后用示波器测到高电平只有2.8V，才意识到是扇出过载。去掉LED，信号恢复到3.3V以上，故障消失。这个案例让我明白：扇出不只关乎能不能工作，更关乎工作得稳不稳定。

4.3 在可编程逻辑器件中的映射

FPGA、CPLD这些可编程逻辑器件内部，扇入扇出的概念同样存在，但表现形式不同。FPGA内部的查找表（LUT）可以理解为一种特殊的逻辑门，它的输入引脚数量就是LUT的扇入。目前绝大多数FPGA采用4输入或6输入LUT结构，就是因为这是功耗、速度和面积的最优平衡点。

在FPGA设计中，我们经常会被综合工具警告某些信号扇出过大。比如一个复位信号，如果直接驱动了几千个触发器，其扇出过大，时钟到复位端的偏斜会非常严重。解决办法是复制寄存器（register duplication），把一个大扇出的信号复制成多份，分别驱动不同的负载群。

这和分立元件时代加缓冲器是同一个道理，只不过在现代EDA工具里，这个操作可以半自动完成。

5. 扇入扇出的经典计算与仿真验证

5.1 分立元件门电路的实际计算

来一个完整的计算实例。假设我们要用74LS00（2输入与非门）驱动74LS04（反相器），查手册：

74LS00的I_OH = -0.4mA（负号表示输出拉电流能力），I_OL = 8mA；74LS04的I_IH = 20μA，I_IL = 0.4mA。

计算：

• 高电平扇出 = 0.4mA / 20μA = 20
• 低电平扇出 = 8mA / 0.4mA = 20

理论上扇出20个。但如果按我之前说的20%降额，实际建议不超过16个。有些教材和考试只教理论计算，不提降额，这在实际工程中是不够用的。

5.2 用仿真软件验证扇出

现在的EDA工具让扇出验证变得很直观。我用Multisim做教学实验时，会直接搭一个反相器级联电路，逐步增加负载数量，观察输出波形。当负载超过扇出极限时，输出电压高电平会跌破V_OH最小值，低电平会升高超过V_OL最大值，波形会变得歪歪扭扭，上升沿明显变缓。

操作步骤大概是：

1. 在Multisim中放置一个74LS04，加一个1kHz方波源。
2. 输出端并联10个74LS04输入端，用虚拟示波器观察输出波形。
3. 逐步增加负载数到20、30、50，记录高电平和低电平的变化。
4. 对比数据手册的V_OH和V_OL标称值，看在哪个负载数下开始超标。

这个过程能很直观地建立“扇出限制”的感性认知，比我当年光啃书本印象深多了。如果你手头有条件，强烈建议自己跑一遍这样的仿真实验，做一次比看十次书都有用。

5.3 在FPGA中检查扇出的方法

在FPGA工具里检查扇出，最常用的是看综合报告。以Vivado为例，综合后打开 Synthesis Report，里面会列出信号名、扇出数量、预估延迟。当看到某个信号扇出超过几百时，就要考虑优化。

在代码层面，我一般会在RTL设计时就把大扇出信号处理掉。比如全局复位信号、时钟使能信号，在设计时就直接加BUFG（全局缓冲器）或者手动复制，而不是等综合报告出来再补救。因为综合后的ECO修改，往往比RTL阶段修改耗时得多。

下面的伪代码是一个典型的低扇出设计思路：

// 避免一个复位信号直接驱动所有寄存器 // 通过复制复位寄存器降低单个信号的扇出 reg rst_n_ff1, rst_n_ff2; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin rst_n_ff1 <= 1'b0; rst_n_ff2 <= 1'b0; end else begin rst_n_ff1 <= 1'b1; rst_n_ff2 <= rst_n_ff1; end end // 使用局部复位信号 always @(posedge clk or negedge rst_n_ff2) begin if (!rst_n_ff2) // ... end

这里通过两级寄存器同步复位信号，生成了复位副本，把大扇出拆成了多个小扇出。FPGA设计里这种做法非常常见。

6. 常见问题排查与避坑清单

6.1 我的电路为什么高电平被拉低

这是扇出过载最常见的症状。用万用表或示波器测输出端，如果高电平明显低于电源电压，比如5V供电时只有3.5V，大概率是输出电流不够，也就是扇出超限。排查顺序建议：

1. 断开所有负载，测空载输出电平，恢复正常吗？如果空载正常，排除芯片本身损坏。
2. 逐一接回负载，每接一个测一次电平，看从第几个负载开始电平明显跌落。
3. 找到临界点之后，对照手册确认理论扇出与实际测量的差异。
4. 如果是高速信号，还要留意示波器探头自身的电容负载，探头也会“吃掉”一部分驱动能力。

6.2 为什么手册说能带10个，我带6个就出问题

这个问题我在工程中被问过很多次。原因通常出在“负载的同质性”上。手册的扇出参数是在“驱动同类门电路”的前提下给出的，但实际负载往往五花八门——有LED、有继电器、有长走线、有电容、有不同系列的芯片。

解决思路是：统一折算成标准负载。比如，一个LED的驱动电流可能相当于3~5个标准TTL负载，一个长走线的容性负载在高速翻转时可能相当于更多。把各种负载的电流需求算清楚，再统一折算，才能得到真实的总负载数。

6.3 扇入引脚悬空会怎样

悬空输入在TTL电路中很危险，会被外界噪声干扰，产生误触发；在CMOS电路中更危险，因为CMOS输入阻抗极高，悬空输入会因静电或感应电荷导致输入电平不确定，甚至可能使PMOS和NMOS同时导通，造成闩锁效应烧毁芯片。

正确做法是：不用的输入引脚不能悬空。与门、与非门的多余输入接高电平（通过限流电阻或直接接VCC），或门、或非门的多余输入接地。FPGA等可编程器件内部有弱上拉/下拉选项，可以通过约束文件配置，但分立元件电路必须人为处理。

6.4 常见问题速查表

6.5 几个独家心得

第一个心得：扇出问题在低频下不显现，高频才会原形毕露。如果你设计的电路工作频率很低，比如几赫兹到几百赫兹，扇出超一点往往看不出问题；一旦频率提上去，上升沿变缓、信号完整性问题会集中爆发。所以在验证扇出时，一定要在最高工作频率下测试，不能只在低频下确认。

第二个心得：示波器探头的电容是隐形的负载杀手。一个普通示波器探头大约有10~15pF的输入电容，在100MHz信号下，这个电容的等效阻抗很小，会吸取不少瞬态电流，可能会让原本勉强工作的电路彻底崩掉。所以测试高频信号时，最好用有源探头，或者至少意识到探头对被测电路的影响。

第三个心得：量测时必须用真实负载，不能只挂示波器。示波器输入阻抗很高，并不能真实模拟下一级芯片的负载效应。我见过很多新手用示波器探头直接测，看到波形挺好就觉得电路没问题，一接到真实负载就各种异常。测试扇出能力，必须挂实际芯片或等值电阻负载。

7. 扇入扇出在不同工艺下的表现差异

7.1 TTL和CMOS的对比

TTL电路和CMOS电路在扇入扇出表现上天差地别。TTL输入端需要较大的驱动电流，特别是低电平时输入端会向外灌电流，所以TTL电路的扇出主要受低电平灌电流限制。CMOS电路输入阻抗极高，直流电流几乎为零，扇出理论上可以做得很大，但实际受限于输入电容和信号速度。

我用一个简单的对比表来说明：

在混合使用TTL和CMOS时尤其要小心，TTL输出驱动CMOS输入需要检查电平兼容性，CMOS输出驱动TTL输入则要重点检查扇出电流是否足够。

7.2 不同逻辑系列互连时的注意事项

不同系列芯片互连，除电平兼容外，扇出计算要按重负载方向折算。TTL门驱动CMOS门时，CMOS输入电流很小，扇出数可以很大；但CMOS门驱动TTL门时，TTL输入低电平电流很大，CMOS的扇出可能非常有限。

我在一次实验中，用CD4011（CMOS）驱动74LS00（TTL），电路没反应。查手册发现，CD4011的I_OL只有约0.9mA，而74LS00每个输入端低电平电流高达0.4mA，算下来只能驱动2个74LS00输入，而我接了4个。后来加了一个74LS04反相器作为缓冲级，先把信号“增强”了再驱动后续电路，问题就解决了。

这种TTL-CMOS混用场景，在现在的数字电路实验课上非常常见，也是扇入扇出知识最直接的实战应用。

8. 一些关于扇入扇出的进阶思考

我现在回头看，扇入扇出真正考验的不是“会不会算”，而是“懂不懂为什么”。如果只是记住公式，考试能过，但一进实验室就抓瞎。你把扇出理解为电流账，就能明白为什么CMOS电路能带很多负载但高速时还是有上限；你把扇入理解为逻辑复杂度，就能理解为什么复杂逻辑要用多级而不是单级大扇入门。

这些年我做过的项目里，因为扇入扇出问题导致返工的不在少数。有的板卡已经投产才发现某信号驱动能力不够，只能飞线加缓冲器，不仅难看还影响可靠性。如果设计初期多花半小时核算扇入扇出，这些返工完全可以避免。

对刚开始学习数字电路的朋友，我的建议是：拿到任何一款逻辑芯片，先看手册里的I_OH、I_OL、I_IH、I_IL四个参数，然后自己算一遍扇出，再对照手册标注值。算上几次之后，你对“驱动能力”的理解就会超过很多人。在这个基础上，再遇到信号异常、时序不稳的问题，你就能比同龄人更快定位到根因，而不是毫无头绪地换芯片、换电源。