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Multisim 14.0仿真实战：从零搭建RS/JK触发器电路（附真值表+波形图）

做数字电路实验，很多人第一个卡住的点就是触发器。教材上讲RS触发器、JK触发器讲得头头是道，真值表背得滚瓜烂熟，可真到动手连线的时候，芯片引脚一对错，或者时钟信号没接对，波形就是出不来。我在实验室里见过太多学生拿着74LS00和示波器大眼瞪小眼的情况。所以这次直接用Multisim 14.0做一场完整的仿真实战，从最基本的RS触发器开始，一路搭到带时钟控制的JK触发器，把每个引脚的连接逻辑、每个真值表对应的波形长什么样，全部过一遍。

这篇内容适合三类人：正在学数字电路、被触发器折磨的学生；准备电子设计竞赛、需要快速验证逻辑功能的参赛者；以及想通过仿真代替实物焊接来理解时序逻辑的爱好者。不需要你有任何Multisim基础，只要会打开软件、会拖元件，就能跟着走完。

1. 先搞清楚RS和JK到底是什么：两种触发器的工作逻辑

1.1 RS触发器：最原始的“记忆单元”

RS触发器是时序逻辑电路的地基，它的核心功能就是“记住”一个状态。用两个与非门交叉耦合，就能构成最基本的RS触发器，也叫基本RS锁存器。这里要特别注意，用与非门构成的RS触发器是低电平有效，也就是S端和R端输入0时才起作用，这和很多教材上用或非门构成的高电平有效版本刚好相反。我在仿真中用的是74LS00，它内部有四个二输入与非门，正好一个芯片就能搭出完整的RS触发器。

它的工作逻辑可以用四句话概括：S=0、R=1时，Q输出为1，叫置位；S=1、R=0时，Q输出为0，叫复位；S=1、R=1时，Q保持原来的状态不变；S=0、R=0时，两个输出都变为1，这违反了Q和Q'互为反相的基本约束，在基本RS触发器里属于禁止态，实际应用中必须避免。

很多人学到这里会犯一个迷糊：为什么与非门构成的锁存器，反而是低电平有效？原因在于与非门的逻辑是“有0出1，全1出0”。当一个与非门的输入端出现0时，它的输出被强制拉高；当两个输入端都是1时，它反而进入“保持”状态，输出由另一个门的反馈决定。理解了这一点，后面看波形图就不会懵。

1.2 JK触发器：解决RS的“禁区”问题

基本RS触发器最大的痛点就是那两个“禁止态”——当R和S同时为0（低电平有效版本）时，Q和Q'输出同高，逻辑关系被破坏。JK触发器就是冲着解决这个问题来的。

JK触发器在RS的基础上引入了时钟信号和反馈回路。它的J端相当于置位端，K端相当于复位端，区别在于：当J=1、K=1时，它不再进入禁止态，而是让Q在时钟边沿到来时翻转一次，也就是Q从0变1或从1变0。这个“翻转”功能，让JK触发器成为所有触发器里功能最全、最通用的一个，不仅能做存储、置位、复位，还能直接构成二分频器。

JK触发器的真值表需要结合时钟边沿来理解。以Multisim里的74LS76为例，它是下降沿触发的双JK触发器，只有在CP信号从高电平跳变到低电平的那一瞬间，J和K的输入才会对输出产生影响。其他时间里，J和K怎么变化都不起作用。这个“边沿触发”的特性非常关键，仿真时如果用了电平触发的方式观察波形，会看到完全不一样的时序结果。

1.3 为什么选择用Multisim搭门电路而不是直接放芯片

可能有朋友问，Multisim自带74LS76这种现成的JK触发器芯片，拖出来直接就能用，为什么还要费劲用与非门和与门去搭？这里我说一下自己的体会。

直接用现成芯片，确实最快，5分钟就能看到翻转波形。但带来的问题是，你只看到了“结果”，没看到“内部结构”。JK触发器内部是怎么用基本RS锁存器加输入控制门构成的，J和K的反馈信号又是从哪里拉回来的，这些核心逻辑完全被封装在芯片黑盒里了。等你到了真正需要设计电路、做项目的时候，只认识芯片符号而不认识门级结构，调试起来会非常痛苦。

用门电路从零搭建，相当于把芯片“拆开”给你看。你会亲眼看到JK触发器其实就是在一个RS锁存器的基础上，增加了时钟控制的输入门和交叉反馈。这个过程走一遍，你的数字电路基础就彻底扎实了。而且Multisim搭错了改起来很方便，不像实物焊接，接错一根线就要拆了重来。

2. Multisim 14.0仿真前的准备工作：器件选型与仿真参数

2.1 仿真环境的基本设置

打开Multisim 14.0之后，先别急着拖元件，我建议先做两件事。

第一件事，检查仿真模式。点击菜单栏的Simulate，找到Mixed-Mode Simulation Settings，里面有Ideal和Real两个选项。Ideal模式是理想数字仿真，信号传输没有延迟，逻辑电平瞬间跳变；Real模式则模拟了真实芯片的传输延迟和电平阈值。做触发器仿真时，我建议切换到Real模式，因为触发器的时序特性高度依赖信号边沿和传播延迟。在Ideal模式下，有些竞争冒险现象根本看不到，而Real模式下你能真实感受到毛刺是怎么产生的。

第二件事，设置导线颜色。Multisim默认的连接线只有黑色，当电路比较复杂时，区分不同信号会很费劲。选中导线，右键选择Segment Color，把时钟信号设为红色、Q输出设为蓝色、Q'输出设为绿色。这样后续看波形时，可以对着颜色快速定位信号来源。这个习惯我用了很多年，电路一复杂，好处立刻就能体现出来。

2.2 本实战用到的器件清单

这次实战用到的元件不多，但每一个都有讲究。RS触发器部分，用一片74LS00就够了，它内部集成了四个独立的二输入与非门，刚好构成两个交叉耦合的与非门。JK触发器部分，需要74LS00提供基本RS锁存器和部分控制逻辑，再加一片74LS08（四重二输入与门）来完成J和K信号的输入控制，最后用74LS04（六反相器）产生必要的反相信号。

电源方面，74LS系列芯片需要VCC接5V，GND接地。Multisim里放置芯片后并不会自动连接电源，你得手动把VCC引脚和GND引脚接上。很多初学者在Multisim里仿真数字电路一点反应都没有，十有八九就是忘了给芯片供电。Multisim从14.0版本开始在TTL芯片上保留了VCC和GND引脚，你直接连线供电就行。

时钟源方面，用SIGNAL_VOLTAGE_SOURCES里的CLOCK_VOLTAGE，双击后把Frequency设为1Hz。这个频率是经过考虑的：1Hz的时钟，看波形时每一秒跳变一次，人眼能非常清晰地观察到Q在翻转；如果设到1kHz以上，交互式仿真时你根本看不清状态变化。后面如果要接逻辑分析仪，可以再把频率调高一点，比如100Hz，波形显示会更密。

2.3 两种仿真模式的差异

展开说一下Ideal和Real的差别。有次我在Ideal模式下搭JK触发器，J和K都接1，理论上每个时钟下降沿Q都应该翻转，但无论怎么运行，逻辑分析仪显示的波形都正常到让人觉得不真实。后来切到Real模式再仿真，发现在时钟下降沿附近出现了短暂的毛刺，而且Q的翻转时刻比时钟边沿延迟了几纳秒。

这正是Real模式的价值。74LS系列芯片的典型传输延迟在10纳秒左右，从CP下降沿到Q输出变化，中间经历的门电路级数越多，延迟越明显。在触发器级联、计数器设计这类场景，这种延迟导致的时序问题就是真实硬件里的竞态条件。仿真时早点看到这些现象，你才会对“建立时间”“保持时间”有直观感受，而不是停留在课本定义里。

还有一个细节：Real模式下如果信号频率设置太高，比如10MHz以上，仿真速度会明显变慢，而且波形边缘会出现锯齿。这不是电路问题，是Multisim内部数字仿真的时间步长限制。教学和验证场景，时钟频率设置在1Hz到100Hz之间最舒服，既能看到清晰边沿，仿真体验也流畅。

3. RS触发器仿真搭建：从两个与非门开始

3.1 基本RS触发器的门级连接

先在Multisim的元件库里找到74LS00。点击Place Component，在Group里选TTL，Family里选74LS，Component里输入74LS00，然后点OK放置。74LS00包含四个与非门，我们只用前两个。

放置之后开始连线。第一个与非门的输出U1A.Y连接到第二个与非门U1B的一个输入端；第二个与非门的输出U1B.Y连接到第一个与非门U1A的另一个输入端。这就是“交叉耦合”。然后在U1A的剩余输入端接S信号，U1B的剩余输入端接R信号。

接完之后，再放两个交互式数字常量作为输入。在Place Component里搜索INTERACTIVE_DIGITAL_CONSTANT，或者直接按Ctrl+Shift+I快捷键调出。交互式数字常量在仿真运行时可以通过键盘按键切换0和1，默认是按空格键或者双击切换，也可以右键修改控制按键。我把S端设为按键A，把R端设为按键B，这样仿真时按一下A，S就从0变1，操作起来非常顺手。

这里再强调一次引脚关系：U1A的输出是Q，U1B的输出是Q'。如果你接反了，后面验证真值表时会发现置位和复位完全对调，所以连线时心里要有数。建议在U1A输出端放一个逻辑探针，探针会显示当前电平颜色，红色代表1，绿色代表0，非常直观。

3.2 交互输入与真值表验证

连好线，启动仿真，开始逐条验证RS触发器的真值表。先把S和R都置为1，此时电路处于保持状态，Q输出维持当前值不变。然后按一下按键把S切到0，观察Q的颜色变化，Q会立刻变为红色，也就是输出1。再把S恢复为1，Q保持1不变，这验证了置位功能。接着把R切到0，Q会翻转为绿色，也就是输出0，再恢复R为1，Q保持0，这验证了复位功能。

这里有个容易混淆的点。按照与非门RS触发器的特性，S=0、R=1时是置位，Q=1；S=1、R=0时是复位，Q=0。有同学总记反，觉得S应该对应Set置1，R对应Reset置0，这个方向没错，但要注意在低电平有效的电路里，S端是输入0时置1。你可能会问那S=1、R=0呢？这时候Q输出0，同时Q'输出1，逻辑关系是反的，这也是低电平有效的典型特征。

验证完置位和复位，可以试试最后一种组合：S=0、R=0。此时两个与非门都输出1，Q和Q'同时为高。在Multisim里你会看到两个探针都变成红色。这个状态在基本RS触发器中是需要避免的，因为Q和Q'本身应该是互斥的反相输出，同高意味着逻辑混乱，解除这个状态时Q和Q'谁胜出，完全取决于两个门延迟的微小差异，实际芯片上可能每次结果都不一样。

3.3 一种常见错误：R和S接反导致现象全反

这个坑我见过太多次了。有次一个同学搭完RS触发器验证真值表，发现现象正好和教材相反：R=0时Q反而变成1，S=0时Q又变成0。他对照原理图查了半天没查出问题，最后发现是交互式数字常量的按键映射搞反了——他以为按的是S，实际上按的是R。

在Multisim里排查这类问题有个技巧，把鼠标悬停在导线上，底部状态栏会显示该导线对应的网络名和当前电平值。或者更直接一点：在S和R输入端分别放上逻辑探针，仿真运行时先观察输入端探针的颜色，确认S、R的实际电平，再去看输出端的反应。先确认输入对不对，再怀疑电路连接，这是排查触发器类问题的最基本思路。

4. JK触发器仿真搭建：加入时钟与反馈

4.1 用74LS00 + 74LS08组合出JK逻辑

RS触发器调通之后，我们来升级到JK触发器。JK触发器的门级结构可以理解为：在基本RS锁存器的输入端，加上两个与门作为输入控制，再把Q和Q'的输出分别反馈到与门上。具体连接方式是这样的。

用74LS08的两个与门，一个与门的两个输入分别接J和时钟CP，输出接到基本RS锁存器的置位端；另一个与门的两个输入分别接K和时钟CP，输出接到基本RS锁存器的复位端。同时，Q端反馈到K通道的与门，Q'端反馈到J通道的与门。这组交叉反馈正是JK触发器区别于RS触发器的关键所在。

这里我用的是较为典型的结构：在CP为高电平期间，与门打开，J和K信号可以通过；CP为低电平时，与门关闭，输入信号无法到达锁存器。这样实现了电平触发。如果要实现边沿触发，需要在时钟路径上增加由与非门构成的门控电路或直接用边沿触发器结构。作为仿真教学，用这个结构理解JK触发器的工作原理最直观，后续用74LS76做对比实验时再感受边沿触发的差别。

具体连线时，把74LS08的U2A输出接到U1A的S输入端，U2B输出接到U1B的R输入端。然后拉反馈线：U1A输出（Q）接到U2B的一个输入端（K通道），U1B输出（Q'）接到U2A的一个输入端（J通道）。最后，把J信号和时钟分别接到U2A的另外两个输入，K信号和时钟接到U2B的另外两个输入。

4.2 时钟信号的配置要点

时钟源放置和RS部分一样，在Sources里找CLOCK_VOLTAGE，双击设置为1Hz、50%占空比。然后把这个时钟信号同时连接到U2A和U2B的时钟输入端。

这里有个配置细节。双击时钟源，你会看到Voltage参数，默认是5V，这个正好符合74LS系列的高电平标准，不需要改。关键是Frequency和Duty Cycle。仿真教学建议1Hz，因为每一个时钟周期是一秒，你可以清晰地看到Q在CP下降沿之后翻不翻转。如果你打算用逻辑分析仪抓波形，建议把频率调到10Hz以上，这样波形在屏幕上能多显示几个周期，观察“连续翻转”规律更方便。

另外，时钟信号的高电平时间不能太短。电平触发的JK触发器在CP=1期间J、K信号生效，如果J或K的变化发生在CP为高电平的窗口内，可能会产生意想不到的输出。这也是为什么真实数字系统普遍使用边沿触发而不是电平触发。仿真验证时如果想模拟这种“窗口期敏感”，可以把时钟Duty Cycle从50%改成90%，保持高电平时间更长，容易看到异常翻转现象。

4.3 JK四种状态的真值表验证

现在来验证JK触发器的四种工作状态。启动仿真，先将J和K都设为0。此时无论时钟怎么动作，Q都保持不变，这是保持状态。接着把J设为1、K设为0，在时钟有效沿到来后，Q被置为1，这是置位状态。再把J设为0、K设为1，时钟有效沿到来后，Q被复位为0。最后把J和K都设为1，重点来了：每来一个时钟有效沿，Q就翻转一次，从0变1、再从1变0，循环往复。

在Multisim里验证翻转状态时，建议把Q接到逻辑探针，然后启动仿真，你会看到Q的输出颜色随着时钟信号有规律地跳变。如果把时钟频率降到0.5Hz，翻转节奏会变成两秒一次，观察起来更从容。这个翻转功能就是JK触发器的精髓——它把RS触发器中的禁止态转变成了可用的计数状态，后续你学计数器、状态机的时候，JK触发器到处都在用。

你可能已经注意到，J和K都接1时，相当于在说“我不知道下一个状态是什么，让Q自己取反”。这个特性在触发器级联时非常有用，两个JK触发器的Q'级联起来，就能实现四分频。本实验中先理解到这一层，后续做计数器仿真时再深挖。

5. 波形图怎么看：逻辑分析仪与示波器的实战用法

5.1 用逻辑分析仪抓时序波形

交互式探针只能看到瞬时电平，要看完整的时序关系，必须上逻辑分析仪。Multisim的逻辑分析仪在右侧仪器栏里，图标上写着XLA1，拖出来之后会弹出一个16通道的时序显示窗口。

使用逻辑分析仪前必须接好时钟。逻辑分析仪左侧有一排引脚，上半部分是16个输入通道，最下方有两个CLK引脚，一个是clock，一个是qualifier。我们把CP信号接到CLK输入上，再把J、K、Q、Q'分别接入1、2、3、4通道。注意逻辑分析仪的输入引脚是可以直接并联到已有导线上的，Multisim会弹出连接对话框，选择对应的网络名即可。

接好之后启动仿真，逻辑分析仪会自动捕获并显示波形。默认的显示设置可能会让波形上下拉扯，可以在面板右侧找到Clock和Trigger区，目前先把时间轴分辨率调大，比如设为10毫秒每格，让波形在屏幕上显示出两到三个时钟周期。

5.2 边沿触发和无缝切换的波形特征

在逻辑分析仪上看JK触发器的波形，重点观察两个特征。第一，Q的翻转是否严格出现在时钟边沿。以电平触发版本的JK触发器为例，当CP为高电平时输入有效，翻转其实发生在CP上升沿或高电平期间，这只是教学演示结构；换成74LS76之后，翻转就严格出现在CP下降沿，你会在波形上看到Q的电平变化时刻和CP下降沿完全对齐，中间的延迟几乎看不出来。

第二，J、K、Q三者之间的因果关系。把波形停在J和K都为1的区间，你会看到Q每隔一个时钟周期翻转一次，呈现连续方波。如果J和K不是同时变化的，例如J先变为1、K还保持1，你再观察Q的翻转频率是否改变了，这能帮你理解“J和K输入组合决定下一个状态”的逻辑约束。

逻辑分析仪还有一个功能：把波形导出为数据表格。在逻辑分析仪面板上右键选择Reverse，或者直接点击面板上的Export按钮，可以把捕获的数据保存为CSV或TXT格式。这个功能在写实验报告时非常实用，可以直接把数据导出来，作为真值表和时序图的佐证材料。

5.3 毛刺、竞争冒险和时序违例怎么看

波形图上出现窄脉冲毛刺，是数字电路仿真里最常见的现象。毛刺的典型特征是在一个时钟周期内，信号短时间内跳变多次，然后快速回到稳定状态。在Combined Interaction模式（使用Real模式）下，毛刺往往出现在两个信号同时变化的瞬间。

举个例子，验证JK触发器的翻转功能时，J和K都设为1，CP从1跳变到0，Q原本是1，经过几个门级延迟后变为0。在这个过程中，Q'作为反馈信号会同时进入J通道和K通道的控制门，如果反馈路径长短不一致，就有可能在输出端产生一个极窄的毛刺。这在Multisim的波形图上就是一条细细的尖峰，宽度大约几纳秒。

毛刺本身不代表电路设计错误，但它暴露了一个问题：输出信号中存在短暂的不确定状态，可能触发下一级电路误动作。实际工程中，消除毛刺的常见方法包括增加滤波电容、使用同步逻辑替代组合逻辑、以及在时钟路径上增加延时匹配线。作为仿真学习者，看到毛刺首先要能定位它出现在哪个信号变换的瞬间，然后思考它的产生路径，这就达到了通过学习时序逻辑理解竞争冒险的目的。

6. 常见问题排查与避坑实录

6.1 电路不工作，电平完全不变

Multisim仿真数字电路最经典的问题就是：连着电，元件也放对了，但运行后所有探针纹丝不动。遇到这种情况，我建议按下面顺序排查。

第一步，检查芯片电源。74LS系列芯片在Multisim里必须接上VCC和GND才能工作。双击芯片，在Properties里可以看到芯片的电源脚和地脚编号，通常VCC是14脚，GND是7脚。如果仿真开始后芯片上没有电流指示，或者Q输出始终是灰色（高阻态），十有八九就是电源没接好。

第二步，检查交互式数字常量的初始状态。Multisim默认的数字常量初始值是0，如果你的RS触发器使用低电平有效结构，两个输入都初始为0，那刚好是禁止态，Q和Q'都为1，之后你又去按按键改变状态，但按键设置没生效，就会觉得“电路没反应”。正确做法是先通过快捷键或者双击把常量初始值改为1，再启动仿真。

第三步，检查仿真按钮。Multisim有好多运行按钮和交互仿真模式，用交互模式运行时要确保点击的是工具栏上的运行按钮（带播放图标的那个），并且设置里选择了需要在交互式仿真面板中激活。如果只进行了布线没有启动仿真，探针当然不会有任何显示。

6.2 波形错乱、Q和Q'同高或同低

仿真中看到Q和Q'同时为1，或者波形与真值表完全对不上，这不是芯片坏了，多半是反馈连线接错了。JK触发器的反馈线要求Q接到K通道的输入门，Q'接到J通道的输入门，反了会导致锁存器进入不稳定的自激状态，波形乱跳。

还有一个典型错误：J和K都接1后，Q确实在翻转，但Q和CP波形看起来相位不对，似乎Q不是严格在CP边沿后翻转。这是电平触发JK触发器的正常现象，因为电平触发结构在CP高电平期间输入门是常开的，翻转时刻存在一定的不确定性。如果你需要严格的边沿触发波形，建议换用74LS76，并且把它的预置端PRE和清零端CLR都接到高电平，否则芯片可能处于清零状态，输出一直是0。

6.3 数字仿真器件连接注意事项

最后整理几个我在Multisim里踩过多次的坑，希望对你有用。第一，TTL芯片的输入端不能悬空。TTL逻辑里悬空输入会被当作高电平，这会造成不可预测的行为。在Multisim中，所有不用的输入端都应该接一个固定的高电平或低电平，尤其是74LS08这种与门芯片，多余的与门输入端必须接高电平，或者把两个输入短接在一起。

第二，逻辑分析仪的通道顺序和波形显示是对应的，如果通道接乱了，波形看起来就很诡异。接好通道后，建议在逻辑分析仪面板上点一下Channel标签，确认哪个通道对应哪个信号，然后再开始分析。

第三，如果你在同一个工程里同时放了RS触发器和JK触发器，别忘了它们共用的是同一个5V电源。Multisim里如果两部分电路都正确连接了电源，就没有问题；但如果有一个芯片忘了接地，可能会造成整个仿真工程出现奇怪的出错提示。

第四，做波形对比实验时，一定要把不同触发器的时钟信号来源分开或者用完全相同的时钟源。我曾经图省事，让两个触发器共享一个时钟，结果逻辑分析仪上两个Q的变化时刻看起来有差异，一开始以为是电路问题，最后发现是两个触发器各自的传输延迟不同导致的，而非时钟不同步。这个现象在Real模式下尤其明显，需要结合具体电路来分析。

最后分享一点实操心得

我个人在Multisim里做触发器仿真最大的感受是：仿真软件最大的优势不是“不用买芯片”，而是敢于让你去接那些教材里明令禁止的连线，比如RS触发器的禁止态、JK触发器的输入悬空。这些错误在真实芯片上做实验时，你可能不敢试或者不方便试，但在Multisim里可以大胆操作，看到错误状态下的真实波形，比死记硬背真值表要深刻得多。

建议你把RS触发器和JK触发器这两个仿真工程分别保存下来，后面做计数器、移位寄存器时直接复制一份再扩展，会省很多时间。真正吃透了这个门级搭建过程，再看任何触发器芯片的数据手册，你都不会觉得难了。