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差分信号这词儿，搞硬件的天天见。跑USB、看LVDS、调CAN总线、接RS-485，哪哪都是它。前阵子帮朋友排查一块板子的USB信号完整性，眼图都糊成一团了，怀疑芯片、怀疑晶振、怀疑电源，折腾半天，最后发现就是差分对在BGA扇出区域有一小段间距被拉得过大，阻抗失配直接导致反射。换了个走线方式，问题秒消。这种事情在PCB设计里太典型了，差分信号看着简单，说起来“就是两根线一起走嘛”，但真要在PCB上把它设计好，里面全是细节。这篇东西我不打算讲那种教科书式的推导，就从一个干过不少高速板子的工程师角度，把差分信号的原理、PCB设计时的核心要点、以及我踩过的坑，一次说清楚。想认真搞明白差分信号并且能在自己板子上用好的朋友，这篇文章就是给你写的。

1. 差分信号到底是怎么回事：别只记住“两根线”

1.1 为什么单端信号在高速路上越来越力不从心

要理解差分信号的价值，得先看单端信号是怎么工作的。所谓单端信号，就是一根信号线，以地为参考，线上的电压相对GND是高还是低，接收端就据此判读0和1。在低速时代这完全没问题，但频率一高，麻烦就来了。首先，地平面不是理想导体，不同位置的地电位其实有细微差异，接收端的地和发送端的地并非绝对等电位，这个差异会叠加到信号上，变成误码。其次是外部噪声，空间里的电磁干扰、开关电源产生的噪声，都会耦合到这根信号线上，而接收端无法区分“原本的信号”和“叠加的噪声”，只能一并收下。还有就是信号回流路径的问题，单端信号的回流电流会在地平面上流过，如果路径上有缝隙或者高阻区域，回流信号就会绕路，形成环路，既产生EMI，又影响信号质量。频率越高，这些效应的破坏力就越强，单端信号在几GHz以上会变得非常吃力，这时候就需要差分信号这个方案了。

1.2 差分信号的本质：信息从“电位”变成了“差值”

差分信号的核心思路，是用两根线来传输一个信号。发送端在这两根线上分别输出幅度相等、极性相反的电压，比如一根是+1V，另一根就是-1V（这里只是示意，实际电平标准各有不同）。接收端不看某根线对地的绝对电压，只看这两根线之间的电压差：正差值代表逻辑1，负差值代表逻辑0。因为信息被编进了两根线之间的差值里，很多让单端信号头疼的问题就被天然化解了。外部噪声干扰到这两根线上时，由于两根线在PCB上紧挨着走，耦合到两根线上的噪声大小几乎相同、极性相同，也就是所谓的共模干扰。到了接收端做减法的时候，这两个几乎相同的噪声就被直接抵消了。地的电位波动同样如此，地弹噪声、参考平面上的压差，都会同时叠加到两根线上，最后在做差时被消除。这就是为什么差分信号在长距离传输、高速传输和恶劣电磁环境下都这么吃香的原因。

1.3 偶模与奇模：理解差分信号的一把关键钥匙

我听很多工程师都讲过“差分信号就是两个反相的单端信号”，这话没错，但理解到这一层还不够。在传输线理论里，差分信号工作时，两根线之间存在着相互的电磁耦合，这种耦合让差分信号在工作时的传播特性，和两根线单独工作时的传播特性完全不同。这个领域里有偶模和奇模的概念。所谓奇模，就是两根线上的电压变化方向相反，幅度相等，这正好是差分信号的典型工作状态。在这种状态下，两根线之间存在一条虚拟的“零电位线”，电场线和磁场线分布非常集中，大部分电磁能量被约束在两根线之间的区域里，对外辐射小，抗干扰也强。偶模则相反，两根线上的电压变化方向相同，这对应着差分线对上的共模分量，这种情况下电磁场会向外扩展，天线效应明显，容易带来EMI问题。我花大段篇幅说这个，是因为理解了奇偶模以后，你才能理解为什么差分线要等长、等距，为什么间距变了会影响阻抗，为什么某些情况下需要加共模扼流圈。后面PCB设计里的很多规则，根部都在这里。

1.4 常见差分信号标准：不同场景，各有各的脾气

差分信号是一套通用的传输思路，在这个思路下面，不同的总线协议定了不同的电气参数。设计PCB之前，一定要先搞清楚自己板子上的差分信号属于哪一类，是电压驱动的还是电流驱动的，阻抗要求是90欧还是100欧，这些都直接决定你的线宽线距。下面是我整理的一些常见差分标准，设计时拿来对比很方便。

从表里能看出一个规律：越是高速、低频摆幅的差分信号，对PCB设计的敏感度越高，设计容错空间越小。到了PCIe这种超高速总线，连连接器引脚处的过孔残桩都要认真对待，根本不是“两根线拉通就行”的玩法。

2. PCB上的差分信号设计：一切从阻抗谈起

2.1 差分阻抗和单端阻抗：别搞混了

在设计差分对时，第一件事就是定阻抗。但这里有个常见的混淆点：差分阻抗和单端特性阻抗不是一回事。所谓差分阻抗，是指在差分驱动下，两根线对之间呈现的阻抗，也就是接收端看到的、两根线之间感受到的阻抗。它和单根线对地的特性阻抗（也就是普通单端走线的阻抗）有关，但数值上不是简单的一倍或者一半关系。当两根线相距很远、几乎没有耦合的时候，差分阻抗约等于单根线特性阻抗的两倍。但当两根线靠得近、有耦合的时候，情况就不一样了，差分阻抗会比两倍的偏小。这也是为什么在设计的时候，不能简单地拿单端50Ω的线宽直接去做100Ω差分：你按50Ω单端算出线宽，拿两根线并排拉近之后，差分阻抗很可能已经掉到90Ω以下了，如果后级匹配电路是按100Ω设计的，这里就会出现反射。

2.2 影响差分阻抗的三个关键工程参数

差分阻抗的最终值，是由PCB物理结构决定的，在工程上，主要受三个参数控制：线宽、线距、参考平面的介质厚度。线宽决定了单根走线和参考平面之间的电容，线太细，感抗大，阻抗偏高；线太宽，容抗大，阻抗偏低。线距决定了两根线之间耦合的强弱，间距越小，耦合越强，差分阻抗会下降；间距越大，耦合越弱，差分阻抗会向两倍单端阻抗靠拢。介质厚度，也就是走线层到参考平面（通常是GND层）之间的距离，是最容易被忽略的因素，其实它影响最大。介质厚，线与地之间电容小，阻抗高；介质薄，阻抗低。板材的介电常数Er也会影响，常规FR4在4.2左右，但高频板材可能低至3.5以下，这会让阻抗整体上升，设计时必须纳入计算。我遇到过刚入行的同事，算不出目标阻抗就拼命调线距，把间距从6mil一路缩小到4mil，结果阻抗反而没怎么变，其实是因为介质厚度已经定死了，线距对阻抗的影响能力有限，不是改变阻抗的首选手段。真正要调，先看介质厚度和线宽，线距是辅助。

2.3 常见层叠下的差分阻抗估算参考

虽然严谨的设计一定要用阻抗计算工具去算，但手里有个大概的估算范围，能帮你更快地判断方案靠不靠谱。下面列出的是我常用的一些参考数据，针对常规FR4板材、1oz铜厚、表层走线的情况：

注意，上表只是个起点参考值，不是标准答案。因为板厂的层叠结构、介质厚度、铜箔实际厚度都有一定公差，最终必须由板厂的阻抗叠构来确认。正规流程是：你提目标阻抗，板厂根据他们的制程能力给你提供推荐的线宽线距和层叠。然后把板厂的叠构参数回填到你的计算工具里，再微调，确保阻抗落在规格范围内。我一直觉得，阻抗设计这件事，最忌讳的就是设计师自己闷头算，算完直接丢给板厂生产。因为板厂的实际层压厚度、蚀刻因子和你理论计算用的参数往往有出入。和板厂沟通是免费的，能帮你省下一堆改版成本，这种事不做白不做。

2.4 参考平面：差分信号的回流依赖

差分信号虽然“不依赖地的绝对电平”，但它的回流电流依然需要参考平面来提供路径。很多人以为差分线是两根线自己形成回流环路，不需要地平面，这个理解是错误的。差分工作模式下，高频回流电流确实大部分集中在两根线之间的耦合区域，但仍然有相当一部分回流要走参考平面，特别是在走线拐角、过孔换层、连接器附近这些耦合不连续的地方。换句话说，差分信号的设计同样要求参考平面完整。如果差分对走线下方正好有个槽沟、有一块挖空区域，或者参考平面在某个位置被分割了，回流电流就得绕路，形成一个面积很大的回流环路，结果是差分电感增大、阻抗突变、共模噪声显著增加，EMI问题随之而来。在布局布线时，给差分信号选择走线区域时，下面最好有完整的地平面或电源平面，而且避免跨越分割区域。这一点在多层板上相对容易满足，但如果你在做双层板，或者参考平面被走线槽和过孔群切割得很碎，就特别要小心。

3. 差分对布线实操：把规则落实到每一段走线上

3.1 等长设计：误差到底要多严

差分信号要求两根线上的传输延时尽量一致。如果两根线的长度不一致，信号到达接收端时，正负两个分量到达的先后就有差异，接收端做减法算出来的波形就会变差，这个差异在串行高速信号里通常会以“时序余量不足”的形式暴露出来。等长误差的要求，不同协议完全不同，不能一刀切。USB 2.0全速/高速模式下，差分对内的等长误差通常建议控制在5mil以内，差得多一点确实也能工作，但信号质量会很差。LVDS接口根据传输速率不同，有的允许100mil以内的误差，因为LVDS本身速率相对较低，时序预算宽裕。到了USB 3.x、PCIe这种几Gbps起跳的信号，误差要求就是mil级，甚至需要配合走线的实际物理延时来做精细补偿，不能只看总长度。我在设计里掌握的原则是：优先满足最长差分线的绝对长度不要超规格，然后尽量保证对内等长。补偿方式优先用“蛇形走线”，但蛇形走线的弯折不能太密，弯折之间的间距至少保持3倍线宽以上，否则弯折之间的耦合会造成阻抗下降，补偿不成反而引入新的不连续。

3.2 等距设计：耦合的平衡之道

差分对的两根线为什么要贴得近？是为了增强两根线之间的耦合，让外部噪声更趋同，让信号更集中。同时，整个差分对走线的过程中，两根线的间距也尽量要稳定。你会发现整个差分对分成几段：BGA区域走不开，间距不得不拉大；到了空旷区域又恢复正常间距；到了连接器附近可能又变了。这种间距变化会造成一个直接后果——阻抗变化。间距变大了，耦合减弱，差分阻抗升高；间距变小了，耦合增强，差分阻抗下降。阻抗在整条链路中起伏，就会产生反射。在速率不算太高的场合，这种反射可能不致命，但到了USB 3.x、PCIe这种速率下，任何一处阻抗不连续都可能把眼图搞废。所以正确做法是：差分对从源端到终端，尽量保持同一个线宽和线距走出来。如果真的因为空间受限无法保持，那就要把间距突变的段落控制得足够短，同时两侧做好阻抗补偿，比如在非耦合区域的走线下方加宽参考铜皮，或者调整走线层的介质高度。另一个常见误区是“等距”不等于“两根线全程必须死死贴在一起”。在某些必须分线的地方，比如一个电阻排中间要穿过，可以适当分开，但分开的时间越短越好，而且分开后要尽快汇合。我一般控制在100mil以内。如果实在要分开走过一个区域，那这段期间两根线周边也不要走其他高速信号，避免引入串扰。

3.3 蛇形等长补偿的三个原则

蛇形线是差分设计中最常用的等长补偿手段，但做不好很容易弄巧成拙。第一个原则是补偿位置要靠近走线的短端连线处，尽量不要在差分对中间某处做突兀的蛇形。这样做的目的是让整个差分对的耦合尽量保持连续，中间突然鼓起一段蛇形区，本身就是一个耦合和阻抗均不连续的区域。如果必须做，尽量集中在一个较小的区域内完成补偿，而不是这里加一点、那里加一点。第二个原则是蛇形线的振幅（也就是蛇形的宽度）不能太小，一般要求大于3倍线宽，最好是5倍以上。太小的话，相邻段之间的耦合效应显著，相当于局部改变了线宽，阻抗偏移较大。第三个原则是蛇形线的间距也要足够，不能因为空间紧张把蛇形做得过于紧凑，否则蛇形区域就成了一个小的谐振器，会带来额外的损耗和EMI风险。很多规范里会要求蛇形部分的间距> = 3H（H是介质厚度）或者> = 3W（W是线宽），可以根据实际板子空间尽量放宽。

3.4 过孔处理：最常见的阻抗突变点

差分信号换层时一定要打过孔，但这个过孔是整条传输链路里阻抗最不可控的位置。过孔本身有寄生电容和寄生电感，会拉低或抬高瞬态阻抗；过孔还有一个残桩（stub），如果信号从表层走到内层，那么过孔下方没用到的那一段铜柱就像一段开路的短截线，在高速信号下会引起谐振，让眼图严重劣化。处理办法有这么几个方向：首先，能不过孔就不过孔，表层和内层能拉通就拉通。其次，必须换层时，在过孔旁边打一个地过孔，给回流电流提供就近换层的路径，这个地过孔离信号过孔越近效果越好，两个过孔的间距通常在30~40mil左右，具体看空间。如果你是四层板或六层板，信号从L1换到L3时，过孔穿过的中间层需要规划好，别让L2和L4是截然不同的网络，否则回流路径会非常破碎。第三，在极高速度的信号上，考虑使用背钻工艺，把过孔残桩钻掉，减少谐振影响。背钻会增加一些成本，但如果你的产品速率在10Gbps以上，这笔钱基本省不了。另外，很多人忽略的一点是，差分对的两个过孔在布局时就应该一起考虑，两个过孔的间距和差分线的间距保持一致，不要一个过孔紧挨着BGA引脚，另一个离得很远，那样必然带来长度差和阻抗台阶。

3.5 布线顺序与整体规划：先想清楚再拉线

差分线设计不能只盯着某一对线看，要从整个板子的布局出发。我的习惯是，在布线阶段一开始就把所有差分信号梳理一遍，按速率和敏感程度分配优先级。比如USB 3.x的超高速差分对、PCIe这种，属于最敏感信号，要优先分配最好的走线通道，走线区域下方保证完整参考平面，远离电源模块、时钟电路和任何开关节点。其次是一些中速差分信号，比如LVDS显示接口、千兆以太网，这些也要给好的通道，但敏感度稍低。最后是RS-485、CAN这种低速长距离差分，对走线质量要求相对宽容。这样规划完之后，再去动工拉线，效率高很多。布线顺序上，我习惯先把差分对从源端芯片的BGA区域扇出，这一步决定了整个差分对前面的走向和质量。BGA扇出区域线宽线距经常会受限制，这时候就要评估这个区域的阻抗偏差是否在可接受范围内，或者和芯片厂家确认他们推荐的扇出方案。扇出完成后，再顺着最优通道把差分对拉到接收端，中途尽量减少换层和过孔。还有一个经验：多对差分线并行时，组与组之间的间距至少是3倍线宽，最好拉到5倍以上。否则不同差分对之间的串扰会叠加成共模噪声，这时候你再怎么做好一对差分线内部的对称都没用。

4. 仿真验证和工具使用：别等板子回来才后悔

4.1 阻抗计算：几款常用工具横向对比

设计阶段最常使用的就是阻抗计算工具。这类工具分两类：一类是简单易用的公式型工具，比如Saturn PCB Design Toolkit、Polar Si9000，只要输入叠构参数、线宽线距，就能算出阻抗。另一类是场求解器，比如Ansys SIwave、Keysight ADS，能做更完整的电磁仿真，但门槛高、耗时长。日常设计我推荐先用Polar或者Saturn这种工具做快速估算。拿Saturn来说，界面一目了然，选择好表面微带线还是内层带状线，填上介质厚度、铜厚、介电常数，线宽线距一填，阻抗就出来了。记得我最初用的时候有个困惑，为什么表层走线的阻抗计算和内层走线差这么多？后来明白了，表层走线的上方是空气和阻焊，等效介电常数比内层低，所以同样线宽，表层阻抗偏高。这也是为什么同一个目标阻抗，表层和内层的线宽往往不一样。

4.2 仿真验证：什么时候值得上“重武器”

快速估算工具能解决大部分常规速率下的设计问题。但如果你的设计速率很高（比如PCIe 4.0、25Gbps光模块），或者板子空间极度受限、无法满足理想布线条件，这时候就必须动用仿真工具做精确验证。我推荐的验证流程是：先用场求解器对关键差分通道做S参数提取，观察回波损耗S11和插入损耗S21在全频段的表现；然后导入发送端和接收端的IBIS模型，跑时域瞬态仿真，看眼图是否满足协议模板要求。做眼图仿真的时候，尤要注意叠构参数的波动——介质厚度、铜箔粗糙度对插入损耗的影响非常大。很多工程师喜欢用理想叠构跑仿真，结果显示眼图很好，实际打板一测就废，原因往往是仿真里的叠构和实际板厂出货的叠构差异太大。所以我建议，如果项目进度允许，先拿到板厂的实际叠构和材料参数，再喂给仿真模型，这样仿真结果才真正有参考价值。

4.3 板厂沟通：阻抗线宽线距的最终确认是双向的

这个点前面提过，但要单独拎出来强调。设计文件里标注了3.5mil线宽、6mil线距，目标阻抗100Ω，然后板厂来问“表层还是内层？按哪个叠构算？”如果你直接说“按你们经验来”，那风险就完全转嫁给板厂了。但如果你给的叠构参数和线宽线距差异很大，板厂会反馈无法加工，这时候得协商出一个平衡方案。我常用的做法是，发板前用板厂确认过的叠构参数做一次计算，然后把阻抗要求、线宽线距、叠构要求，一起写进制板说明。板厂回签确认后，再投板。别小看这一步，它能让后续板厂来料检验和阻抗条的测试有据可依，真出了阻抗不符的问题，责任归属也清楚。不少工程师嫌麻烦，直接丢个源文件就投板，等板子回来一测阻抗偏了10%，才发现板厂的层压厚度根本不是自己设想的那个值，返工改版周期两三周，项目就僵住了。

5. 高速差分信号设计的“隐形雷区”：从原理到实战的避坑手册

5.1 参考平面分割：回流电流的“断桥危机”

差分信号对参考平面的要求，前面已详细说过原理，这里讲一个高频出现的实际场景：一块板上既有模拟电路又有数字电路，工程师习惯性地把地平面分成模拟地和数字地，中间开了一条缝，然后一条LVDS差分线恰好跨越了这条缝。从直流来看，这没有任何问题。但从回流路径看，差分信号换到另一侧平面后，回流电流找不到就近的通路，只能绕一大圈再回到源端，这个巨大的回流环路就像一个天线，辐射干扰，同时回路电感增大，差分阻抗严重升高，信号质量显著下降。遇到这种情况，有几种解。优先方案是保持整个地平面的完整，不分隔，用分区布局来代替分割平面。如果必须分割（比如安规要求的高低压隔离），那差分信号一定不要跨越分割线走线，宁可绕行一段也不能直穿。如果是四层板，信号在表层走，参考平面是第二层，第二层如果是分割的电源平面，就要在分割处加一个跨接电容，给回流提供一条高频通路，电容选择0.1uF或10nF，要靠近跨越点放置。

5.2 眼图测试不过：查完线宽查过孔

眼图测试是高速差分信号的照妖镜。有一次我做一个HDMI输出板卡，眼图测试总是不过，幅度偏小，抖动也偏大。用TDR看了整条链路，发现阻抗在靠近连接器那一端有个明显的凹陷，从100Ω一路掉到80Ω以下。泰克TDR上可以清楚地看到这个凹陷对应的物理位置就在连接器焊盘处。问题找到了：连接器的引脚盘和差分线之间有一小段很宽的焊盘，形成了容性负载，把阻抗拉低了。解决办法是在焊盘下方的层增加挖空处理，减小焊盘与参考平面之间的寄生电容，同时在差分线进入连接器的引线段，把线宽略微收窄一点，弥补焊盘带来的容性效应。这类问题，不借助TDR和仿真工具，光靠肉眼检查很难定位，但它用到的原理，还是上文中反复强调的“阻抗连续性”。

5.3 终端匹配电阻：位置和值都不能将就

差分信号的终端匹配，通常在接收端会放一个差分匹配电阻，其值等于差分阻抗，比如100Ω阻抗的走线，就跨接一个100Ω电阻。有些协议芯片内部已经集成了终端匹配，外部就不需要再放。这里容易出的问题有两个：一个是电阻放错位置，有的设计放在发送端，这就起不到吸收末端反射的作用了；另一个是阻值选错，比如为了“省电”把匹配电阻改成120Ω或150Ω连在100Ω的差分线上，结果末端阻抗不匹配，反射照样回来。还有一个工程细节：差分对在接近匹配电阻、连接器时，为了骑上焊盘，两根线往往会分开，这个分线段的长度也要尽量短。通常我会要求分线距离小于150mil，两根线中心距变化不超过2倍原间距，逐级过渡，尽量模拟“逐渐张开”的效果，而不是直角突变。

5.4 共模噪声超标：检查“三重罪”

差分设计搞了半天，拿去做EMI预扫描，发现某个频点超标，而且超标源还锁定在了差分线附近，这时七八成是共模噪声在作怪。共模噪声的产生，归纳下来有三个常见原因：第一，差分对的两根线不等长或不对称，导致它们的辐射不完全抵消，共模成分冒出来。第二，参考平面不连续，回流电流被迫绕路，形成共模环路。第三，信号源本身不是理想的差分驱动，芯片输出的正负信号在幅度、边沿斜率上存在细微差异，这就是所谓的“共模分量”，是芯片先天带来的。针对这三个原因，对应的排查思路也清晰：先用TDR或网络分析仪查看差分对的阻抗和等长状况，把物理层的不对称找出来；再检查差分对下方的参考平面是否被挖空、分割；最后考虑在差分对靠近源端加装共模扼流圈，把共模成分过滤掉一部分。很多时候，加一个小小的共模电感比改一大片走线简单得多，效果也立竿见影。

5.5 差分线上的串联电容：注意“反焊盘”处理

AC耦合电容，也就是串在差分线上的隔直电容，也是高速链路里的常客。比如PCIe、SerDes信号，通常需要在发送端处串联一个0.1uF或0.01uF的电容。这个电容的焊盘比走线宽很多，本身就是个阻抗不连续点，而且电容内部还有带宽限制，会对信号有轻微的高频损耗。设计时需要注意：电容封装尽量选小的，0402甚至0201，越大封装寄生参数越明显；电容两端的走线要保持对称，并在焊盘下方的参考平面做挖空处理（反焊盘设计），减小焊盘对地的寄生电容。挖空范围不要太大，一般比焊盘大10~20mil就行了，挖太狠反而会让回流走更远的路径。这种细节，做传统低频板子可能从来没注意过，但在高速差分链路里，几个pF的寄生电容都可能是压垮眼图的最后一根稻草。

6. 一些心法和建议

6.1 设计准则的本质：把“连续性”贯彻到底

做了这么多年的PCB设计，回头看不光差分信号，几乎所有高速信号设计底层逻辑就一句话：让信号一路走来，看到的阻抗尽量恒定，感受到的物理环境尽量对称。差分信号的所有规则——等长、等距、完整参考平面、尽量少的过孔、匹配电阻靠近接收端——本质上都是在为“连续性”和“对称性”服务。理解了这个，你就不需要背规则了。遇到一个具体场景，你会自然地问：这段线，阻抗变了吗？两边的环境对称吗？回流路径畅通吗？这三个问题问完，大部分设计决策都能做出正确的选择。

6.2 给新入行工程师的几个建议

如果你刚开始接触差分信号设计，我有几个实际的建议。第一，别急着上4层板6层板做高速，先在2层板上把RS-485、CAN这种低速差分设计好，用示波器看差分波形，手调端接电阻，观察阻抗失配带来的振铃，这个过程中建立起来的直觉比看一百篇文档都值钱。第二，常用工具一定要熟练。Polar或Saturn算阻抗，Allegro或AD里设差分规则，TDR或VNA做验证，这些工具是你和信号完整性之间的桥梁，工具越熟练，定位问题越快。第三，打样之后务必做阻抗测试，有条件就测TDR，没条件就测网络分析仪的S参数，把实际加工结果和理论设计拉通对比。我自己早期做的板子，有几块测完阻抗之后才发现，叠构设计和板厂实际出货差了接近8%，如果没有实测数据，后面根本就不会想到是叠构参数错了。

6.3 差分信号设计的下一步：走向协同设计

差分信号设计不是一个孤立的环节。到了今天，高速数字系统的设计越来越强调“协同”：原理图设计要和PCB布局协同，PCB布局要和结构散热协同，结构散热又要和信号完整性协同。你设计一对USB 3.2差分线时，不光要关心它自身的阻抗和等长，还要关心它旁边电源模块的开关频率，关心连接器与外壳之间的共地方式，关心线缆屏蔽层的接地处理。把这些因素都考虑到一块板子的整体设计里，才算是真正把差分信号这件事做到位了。所以，永远不要觉得把差分线拉好了，项目就成功了。它只是你穿越信号完整性这片深水区时，非常基础、也非常关键的一站。把这一站走稳，后面那些更复杂的高速设计，你才有底气继续往前摸索。