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移动电源、便携小风扇、蓝牙音箱这类产品里，充电和升压这两件事往往要各占一颗芯片，板子面积压不下来，BOM成本也下不去。TP4336这类单芯片方案把充电管理和升压输出集成到一颗料里，外围器件少、布局紧凑，是很多小体积锂电产品的首选。但真到画原理图和布PCB的时候，坑一点都不少：升压电感的选型、充电电流的设定、地平面的处理、EMI的压制，每一项都能让板子从"能亮"变成"能用"再到"能量产"。这篇就把TP4336单芯片充电升压模块从原理图到PCB布局的完整设计链路拆开讲，包括关键参数怎么算、布局为什么这么摆、实测中容易翻车的地方，以及Cadence和Altium Designer两种工具下的实操细节。适合正在做小功率锂电升压方案、想用单芯片替代分立方案的硬件工程师，也适合刚接触电源管理设计、想搞明白"为什么这么画"的入门者。

1. 先搞清楚TP4336到底集成了什么

1.1 单芯片方案的核心价值在哪

传统做法里，一颗锂电充电IC负责把USB的5V降到4.2V给电池充电，另一颗升压IC负责把电池的3.7V升到5V给负载供电。两颗芯片加上各自的外围，电感、电容、反馈电阻一大堆，PCB面积轻松吃掉两三百平方毫米。TP4336的思路是把这两套东西塞进一颗封装里，共享部分外围，整体面积能压到原来的一半左右。

从功能框图上看，TP4336内部大致分三块：充电管理部分（线性或开关充电，带恒流恒压控制）、升压转换部分（同步或非同步升压，带开关管）、以及保护逻辑（过充、过放、过流、温度保护）。充电和升压共用一颗电感的情况也有，但要看具体型号的拓扑，设计前必须把datasheet的框图看透，确认电感是充电和升压分时复用还是各自独立。

这里有个容易忽略的点：单芯片方案省的是芯片数量和部分外围，但升压电感、输入输出电容这些"功率级"器件一个都省不掉，而且因为集成度高，散热和布局的约束反而更紧。所以别指望单芯片就是"随便画画就能用"，它对布局的要求比两颗分立芯片更高。

1.2 关键引脚功能与设计约束

拿到datasheet第一件事是把引脚按功能分组，而不是从头到尾一个个看。TP4336这类芯片的引脚大致可以分成几组：

• 电源输入组：VBUS/USB输入、VIN，负责接收外部5V。这组引脚旁边必须就近放输入电容，走线要短粗。
• 电池组：BAT引脚，直接连电池正极。充电电流采样电阻如果外置，就在这附近。
• 升压输出组：SW开关节点、VOUT输出。SW是整个板子上dv/dt最猛的点，布局是重中之重。
• 反馈与设定组：FB反馈引脚、充电电流设定引脚（可能通过电阻设定）、使能引脚。
• 地组：AGND和PGND。这两个地怎么处理，直接决定板子干不干净。

设计约束的核心逻辑是：功率路径要短、要粗、要闭环；信号路径要远离功率路径。SW节点到电感到输出电容这一圈，是升压的功率环路，环路面积越小，辐射EMI越低。FB反馈走线是敏感信号，绝对不能从SW节点底下穿过去，否则输出会抖甚至振荡。

提示：很多datasheet会把"典型应用电路"画得很简洁，但那是理想情况。实际设计时，输入电容、输出电容的个数和位置要根据你的负载电流和纹波要求调整，不能照抄。

1.3 充电与升压的时序关系

单芯片方案里，充电和升压不是永远同时工作的。常见逻辑是：插上USB时优先充电，同时如果负载接着，升压也可能工作（取决于芯片是否支持边充边放）。不插USB时，电池通过升压给负载供电。

这个时序关系决定了你布局时的优先级。如果产品是"边充边放"场景（比如带电池的蓝牙音箱插着充电器用），那充电回路和升压回路会同时有电流，地平面上的回流会叠加，这时候PGND的处理就更关键。如果产品是"充电时不输出"，那两套回路分时工作，布局压力小一些，但仍要保证各自环路干净。

设计前一定要明确产品的实际使用场景，这直接决定你是按"分时"还是"同时"来评估热和EMI。我见过有人按分时设计，结果产品实际是边充边放，满载时芯片烫到保护，返工重画。

2. 原理图设计：从参数计算到网络连接

2.1 升压电感与输出电容的选型计算

升压部分的电感选型是原理图阶段最需要算清楚的东西。核心公式是电感纹波电流：

ΔIL = (VIN × D) / (fsw × L)

其中D是占空比，D ≈ 1 - VIN/VOUT（理想情况），fsw是开关频率，L是电感值。一般希望纹波电流控制在额定电流的20%~40%之间。举个例子，VIN=3.7V，VOUT=5V，fsw=1MHz，想要额定电流2A、纹波40%即0.8A：

D ≈ 1 - 3.7/5 = 0.26 L = (VIN × D) / (fsw × ΔIL) = (3.7 × 0.26) / (1e6 × 0.8) ≈ 1.2μH

所以选1.2μH到1.5μH这个区间比较合适。电感值太小，纹波大、峰值电流高，芯片和电感都容易发热；电感值太大，体积大、瞬态响应慢，而且直流电阻（DCR）通常也更大，效率反而下降。

电感的饱和电流必须大于峰值电流：IPK = IOUT/(1-D) + ΔIL/2。上面例子里IOUT=2A时，IPK ≈ 2/0.74 + 0.4 ≈ 3.1A，所以电感的饱和电流至少要选3.5A以上，留20%余量。这一点新手最容易踩坑——只看额定电流不看饱和电流，满载时电感饱和，电流直接飙上去，芯片过流保护甚至烧掉。

输出电容的选择看纹波要求。升压的输出纹波主要来自电容的ESR和容值：

Vripple ≈ ΔIL × ESR + ΔIL/(8 × fsw × COUT)

要压纹波，优先选低ESR的陶瓷电容，容值一般22μF起步，大电流场景可以并两颗。注意陶瓷电容有直流偏压效应，标称22μF的X5R/X7R在5V偏压下可能只剩一半，选型时要看厂商的偏压曲线，别只看标称值。

2.2 充电电流设定与反馈网络

充电电流通常通过一个外置电阻设定，公式在datasheet里会给，一般是Icharge = K/Rset这种形式。假设K=1000（具体看手册），想要500mA充电电流，Rset就取2kΩ。这里要注意电阻的精度，1%的电阻比5%的稳，因为充电电流直接影响电池寿命和充电时间。

反馈网络（如果有外部FB）要算分压电阻。VOUT = VFB × (1 + R1/R2)，VFB一般是芯片内部的基准，比如0.6V。要输出5V，R1/R2 = (5/0.6) - 1 ≈ 7.33。取R2=10kΩ，R1≈73.3kΩ，用标准值73.2kΩ。分压电阻的取值不要太大，否则FB引脚的漏电流会影响精度；也不要太小，否则白白耗电。10kΩ量级是个比较稳妥的选择。

反馈走线在原理图上就要规划好：FB的两个电阻要靠近芯片的FB引脚，分压点直接连到FB，不要绕远路。原理图阶段把网络标号起清楚，比如FB_DIV、SW_NODE、PGND，后面画PCB时一眼就能找到关键网络。

2.3 保护与使能逻辑的连接

使能引脚（EN）的处理要看产品需求。如果不需要外部控制，直接上拉到VIN或者通过电阻分压给一个固定电平。如果要MCU控制，就接到GPIO，但要注意电平匹配，别用3.3V的GPIO去驱动5V域的EN引脚。

保护方面，TP4336内部一般集成了过充、过放、过流、过温保护，但外部通常还要加一颗锂电保护IC（比如DW01这类）或者至少加PTC，尤其是电池可拆卸的产品。别完全依赖芯片内部保护，内部保护是最后一道防线，不是唯一防线。

原理图里还要注意去耦电容的布置。每个电源引脚旁边都要有0.1μF的高频去耦电容，大容量储能电容（10μF以上）放在电源入口。去耦电容在原理图上要画在对应引脚附近，虽然原理图不体现位置，但这个习惯能提醒你PCB阶段就近摆放。

3. PCB布局：功率环路与地平面处理

3.1 升压功率环路的最小化

升压电路的功率环路是：输入电容正极 → 电感 → SW引脚 → 芯片内部开关管 → PGND → 输入电容负极。这个环路里电流是脉冲式的，di/dt很高，环路面积越大，辐射的磁场越强，EMI越差。

布局时的铁律：输入电容、电感、芯片的SW和PGND引脚，这四者围成的面积要尽可能小。具体做法是把输入电容紧贴芯片的VIN和PGND引脚放，电感紧贴SW引脚放，让这一圈走线短而宽。SW节点的铜皮面积要小——够载流就行，不要为了"好看"铺一大块，那等于做了个辐射天线。

我实测过一个对比：同样的电路，SW节点铺铜面积从20mm²缩到6mm²，辐射EMI在100MHz~300MHz频段能降6~10dB。这个差异在过认证的时候就是过和不过的区别。

输出电容要靠近电感的输出端和VOUT引脚，输出环路同样要小。如果输出要走线到连接器，那从输出电容到连接器这段是"干净"的直流，可以正常走，但输出电容必须放在环路里，不能放到连接器那边去。

3.2 地平面的分割与单点连接

地处理是单芯片方案最容易出问题的地方。芯片通常有AGND和PGND两个地引脚，PGND走大电流，AGND走基准和反馈。如果两个地混在一起，大电流在地平面上产生的压降会串到AGND，导致反馈不准、输出抖动。

推荐做法是：PGND和AGND在芯片下方分开铺，最后在芯片的散热焊盘或者一个专门的单点处连接。这个单点要选在电流回流路径之外，通常是芯片的EPAD（外露焊盘）。EPAD既是散热路径，也是天然的地连接点，把AGND和PGND都连到EPAD，再通过过孔阵列下到主地平面。

过孔阵列很关键。EPAD下面要打足够多的过孔（一般9~16个，0.3mm孔径），把热量和电流导到背面地平面。过孔少了，散热差、地阻抗高，芯片容易过热。我一般会在EPAD上打3×3或4×4的过孔阵列，孔径0.3mm，间距1mm左右。

注意：不要用"地平面分割"这种老思路把地切成好几块再用细线连。现代电源设计更推荐完整地平面加合理的器件布局，让回流自然走最短路径。分割地平面反而容易制造天线效应。

3.3 反馈与敏感信号的走线规则

FB反馈走线是敏感信号，规则很简单：短、直、远离SW。FB的分压电阻放在芯片FB引脚旁边，分压点走线直接连过去，不要从电感或SW节点附近经过。如果实在避不开，就在FB走线两侧包地，或者走内层用上下地平面屏蔽。

充电电流设定电阻的走线也是类似，虽然不如FB敏感，但也别从功率路径旁边过。使能引脚的走线如果长，加个小电容滤波，防止噪声误触发。

还有一个细节：SW节点不要引出测试点或者走长线到别的地方。有些人为了调试方便把SW引到一个测试焊盘，结果那个焊盘成了辐射源。如果一定要测SW，用短弹簧地针配合示波器探头，别在板上留长走线。

4. 工具实操：Cadence与Altium Designer下的设计细节

4.1 Cadence里多引脚器件的原理图封装设计

TP4336这类芯片引脚数不算特别多，但如果是更复杂的电源管理芯片，引脚数可能几十个，Cadence里建原理图封装（Symbol）时容易乱。我的做法是按功能分区画Symbol：把电源引脚放上面、地引脚放下面、信号引脚放两侧，而不是按引脚号顺序排。这样画原理图时连线清晰，不容易连错。

建Symbol时，引脚名称和引脚号都要填对，尤其是NC（无连接）引脚，要标成NC或者不显示，避免误连。多part的器件（比如一个封装里有两组运放）要正确设置part，Cadence里用Homogeneous或Heterogeneous区分。TP4336是单part，相对简单，但养成按功能分区的习惯对后面画复杂芯片有好处。

原理图里网络标号（Net Alias）要规范。我习惯用前缀区分：PWR_开头是电源、SW_是开关节点、FB_是反馈、GND_是地。这样在Cadence的约束管理器里做规则时，可以按前缀批量设置，效率高很多。

4.2 Altium Designer原理图到PCB的同步要点

Altium Designer里从原理图更新到PCB，最容易出问题的是封装匹配。TP4336的封装（比如SOP-8或者ESOP-8带EPAD）要确认引脚间距、EPAD尺寸和datasheet一致。ESOP-8的EPAD尺寸如果画小了，焊接时散热和接地都受影响；画大了可能和相邻引脚短路。

在Altium里，我一般会先建一个专门的PCB库，把常用封装（0402、0603、SOP-8、ESOP-8）都做好，标注好EPAD的尺寸和过孔位置。原理图里每个器件的封装字段要填对，更新PCB时用"Import Changes"逐条确认，别一键全接受，容易漏掉封装变更。

Altium的Room功能可以帮你把同一模块的器件框在一起，布局时拖动Room就能整体移动。对于TP4336这种"芯片+电感+电容"的小模块，建个Room很方便，布局时先把Room拖到板子合适位置，再在Room内微调。

4.3 布局布线思路与EMI预判

PCB布局的顺序我一般是：先放连接器（USB、电池、输出），再放芯片，然后放功率器件（电感、输入输出电容），最后放小信号器件（反馈电阻、设定电阻）。这个顺序保证功率路径最短。

布线时，功率走线宽度按电流算。1A电流用0.5mm线宽（1oz铜）比较稳妥，2A用1mm左右。如果空间允许，功率走线尽量宽，或者直接铺铜。SW节点走线要短，但宽度要够载流，一般0.5mm以上。

EMI预判在布局阶段就要做。除了前面说的环路最小化，还可以：

• 在SW节点加RC吸收电路（snubber），电阻几欧到十几欧，电容几百pF到1nF，具体值要实测调。
• 输入输出加磁珠或π型滤波，抑制传导EMI。
• 电感选屏蔽型，减少磁场辐射。

这些措施在布局时就要预留位置，别等EMI测试不过再改板。我一般会在第一版就留上snubber的焊盘，测试时根据实际情况决定贴不贴、贴多大。

5. 实测中容易翻车的几个点

5.1 电感饱和与效率骤降

前面提过电感饱和电流的问题，这里展开说实测表现。电感饱和时，电流波形会从三角波变成尖峰，芯片的峰值电流保护可能触发，表现为输出带不动负载、电压跌落，或者芯片发烫。用示波器看SW节点的电流波形（用电流探头或者串采样电阻）能直接看出来。

选电感时，饱和电流要按最高工作温度下的值来算，因为电感饱和电流随温度升高会下降。很多电感datasheet标的是25°C的值，到了85°C可能降20%~30%。所以余量要留够，我一般按峰值电流的1.5倍选饱和电流。

5.2 输出纹波超标与电容选型

输出纹波超标最常见的原因是电容选型不当。标称22μF的X5R电容在5V偏压下可能只剩10μF，纹波自然大。解决办法是选大封装（0805或1206）的电容，或者用两颗10μF并联，或者选低偏压效应的型号。

还有一个坑是电容的ESR。陶瓷电容ESR低，但如果用了钽电容或者电解电容，ESR高，纹波会明显增大。升压输出建议全用陶瓷电容，除非对成本极度敏感。

实测纹波时，示波器探头要用弹簧地针，不能用长地线，否则测到的全是探头环路拾取的噪声，不是真实纹波。这个细节很多人忽略，测出来纹波几百mV，其实是测量方法的问题。

5.3 边充边放时的热问题

边充边放场景下，充电回路和升压回路同时工作，芯片内部功耗叠加，温度会明显升高。如果封装散热不好（比如SOP-8没接好EPAD），芯片可能触发过温保护，表现为充电变慢或者输出断续。

解决热问题，一是EPAD的过孔阵列要打够，二是芯片周围铺铜散热，三是如果空间允许，在芯片背面加散热焊盘或者导热垫。实测时用热像仪看芯片表面温度，超过100°C就要警惕，长期工作在高温下芯片寿命会缩短。

我做过一个边充边放的方案，最初EPAD只打了4个过孔，满载时芯片表面105°C，后来加到12个过孔并加大铺铜，降到78°C，效果立竿见影。所以别小看这几个过孔。

6. 从原理图到量产的检查清单

6.1 设计评审时必查的几项

在投板前，我一般会过一遍这个清单：

这个清单不是走形式，每一条都对应过实际翻车案例。尤其是电感和电容的选型，参数看错一个，整批板子都可能出问题。

6.2 打样后的验证步骤

板子回来先别急着上电，按顺序来：

1. 目视检查：看焊接有没有虚焊、连锡，尤其是EPAD和细间距引脚。
2. 静态阻抗：万用表测VIN对地、VOUT对地、BAT对地的阻抗，排除短路。
3. 空载上电：先不接负载，上电测VOUT是否正常，芯片温度是否正常。
4. 带载测试：逐步加负载到额定值，测效率、纹波、温度。
5. 充电测试：接USB，测充电电流是否和设定值一致，电池电压是否正常上升。
6. 边充边放测试：如果产品支持，同时充电和带载，测温度和输出稳定性。
7. EMI预测试：有条件的话在暗室或预测试环境扫一下，重点看30MHz~300MHz。

每一步都要记录数据，别凭感觉说"正常"。效率、纹波、温度这些量化指标，是判断设计好坏的依据。

6.3 常见问题速查

• 输出无电压：先查EN引脚电平、FB分压、电感是否虚焊。
• 输出带不动负载：查电感饱和电流、输入电容容量、芯片限流设定。
• 芯片发烫：查EPAD焊接、过孔数量、负载是否超规格。
• 纹波大：查输出电容偏压效应、测量方法、SW吸收电路。
• 充电电流不对：查设定电阻值、电阻精度、电池电压状态。

这些问题我在不同项目里都遇到过，大部分不是芯片本身的问题，而是外围选型或布局的问题。单芯片方案集成度高，但"集成度高"不等于"设计简单"，反而对细节更敏感。

最后分享一个我自己的习惯：每做一个新方案，第一版PCB都会留一些"可调"的焊盘，比如snubber的RC、反馈的电阻、充电电流设定电阻，用可调电阻或者多留几个焊盘位置，方便调试时快速改参数。等参数确定了，第二版再固化。这样能省掉很多次改板的时间和成本。TP4336这类方案，第一版就把功率环路和地处理好，基本一次就能跑通，剩下的就是微调参数的事。