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手里的板子调通之后回头看，ZYNQ7030配AD9361这套组合，在软件无线电和通信原型圈子里出现的频率一直不低。原因其实挺直白：一边是带双核Cortex-A9的FPGA，能同时扛住基带算法和上层控制；另一边是覆盖70MHz到6GHz的射频收发器，通道数和采样率都够用，做BPSK、QPSK这类调制解调验证，或者搭个小型SDR平台，它都能接住。问题在于，把这两颗芯片拼到同一块板上，中间那层硬件电路设计和PCB开发折腾起来，坑远比想象中多。这篇就围绕ZYNQ7030加AD9361的硬件电路设计与PCB开发，把电源树、时钟、DDR3、射频链路、数模混合布局这几个环节拆开聊，适合正在做或者准备做这块板子的朋友参考。我会尽量把每一步的取舍理由讲清楚，而不是只甩一堆参数。

1. 为什么软件无线电项目里，ZYNQ7030和AD9361总被凑到一起

1.1 从基带能力和射频覆盖看这套组合的定位

先得说清楚这两颗芯片各自的角色。ZYNQ7030属于Xilinx Zynq-7000系列里的中端型号，PL部分大致对应Kintex-7级别的逻辑资源，PS部分是双核Cortex-A9，带DDR3控制器、千兆网口、USB这些外设。AD9361是ADI的射频收发器，集成两路发射、两路接收，外加两路观测接收通道，频率覆盖70MHz到6GHz，通道带宽最高能到56MHz，内部是12位ADC和DAC。

把这两者放一起，逻辑就出来了：AD9361负责把射频信号变成数字I/Q数据流，ZYNQ7030的PL负责高速采样和基带处理，PS负责协议栈、配置管理和上位机交互。这种分工让整套系统既能跑实时性要求高的信号处理，又能做灵活的控制逻辑。做BPSK调制解调这类验证时，I/Q数据从AD9361进来，PL里做滤波、同步、解调，PS里跑控制命令和状态上报，链路非常顺。

但这里有个容易被忽略的点：AD9361的配置接口是SPI，数据接口是并行LVDS或CMOS，而ZYNQ7030的PL端bank电压、IO标准、时钟资源都需要提前规划。如果这两边的接口电平、时序、参考时钟没对齐，板子做出来就是一堆焊上去的芯片，跑不起来。

1.2 两颗芯片中间那层"胶水"才是硬件设计的难点

很多人以为这套方案的难点在FPGA逻辑或者射频算法，其实硬件层面最费劲的恰恰是中间那层"胶水"电路。它包含几块内容：

• 参考时钟链路：AD9361需要一个参考时钟，通常来自外部晶振或者FPGA提供的时钟。这个时钟的相位噪声直接决定射频性能，走线、电源、屏蔽都要小心处理。
• SPI配置通道：PS或PL通过SPI配置AD9361内部上百个寄存器，SPI的时序、上拉、片选都要保证稳定。
• 数据接口：AD9361的数据端口可以配置成单端口、双端口、LVDS或CMOS模式，每种模式对FPGA的IO bank电压和引脚分配要求都不一样。
• 控制信号：包括使能、复位、TDD/FDD切换、增益控制等，这些信号看似简单，但上电顺序不对就会导致芯片无法正常启动。

我个人的经验是，先画一张系统框图，把每一路信号的来源、去向、电平标准、时序要求全部标出来，再开始画原理图。这张图后面会反复用到，尤其是PCB布局的时候，它能帮你快速判断哪些信号必须远离、哪些必须等长。

2. ZYNQ7030侧的核心电路设计：电源树、DDR3和启动配置

2.1 电源树的规划与上电时序控制

ZYNQ7030的电源轨不算少，核心的几路包括VCCINT（约1.0V）、VCCAUX（1.8V）、VCCAUX_IO、各bank的VCCO，以及DDR3的1.5V和VTT 0.75V。如果用到GTX收发器，还有MGTAVCC和MGTAVTT。AD9361这边同样有1.3V、2.5V、3.3V、1.8V等多路供电。

把这些电轨整理成一张电源树，是原理图阶段第一件要做的事。我的做法是按电流大小和噪声敏感度分类：

这里有个关键取舍：AD9361的模拟供电，我建议优先用LDO而不是DC-DC。原因很明确，DC-DC的开关噪声会通过电源耦合进射频链路，直接抬高底噪。实测中如果模拟供电用了开关电源，接收灵敏度会明显变差。而FPGA的大电流电轨，DC-DC效率高，用它是合理的。

上电时序同样要重视。ZYNQ7030对上电顺序有要求，一般是VCCINT先上，再上VCCAUX和VCCO。AD9361也类似，核心电压先稳定，再给接口电压。如果时序反了，可能出现芯片内部闩锁或者配置失败。稳妥的做法是用一颗带时序控制的电源管理芯片，或者用FPGA的PS端控制各路使能，做软件时序管理。

2.2 DDR3的引脚分配与走线约束

ZYNQ7030的PS端DDR3控制器是硬核，引脚位置在封装上是固定的，所以PCB走线必须严格按约束来。这里我踩过的坑最多，分享几个要点：

• 数据组按字节通道分组：DDR3的数据线DQ、数据选通DQS、掩码DM必须按字节通道分组走线，每组内部的DQS差分对和DQ要等长，组内偏差控制在很小范围内。跨组之间不需要等长，但地址、命令、控制信号要相对时钟等长。
• 参考平面完整：DDR3走线下方必须有完整的地平面，不能跨分割，否则回流路径断裂，信号完整性会崩。
• 终端电阻：地址、命令、控制线需要加终端电阻到VTT，数据线在FPGA侧一般用ODT（片内终端），不需要外加。
• 走线阻抗：单端走线控制在50欧姆，差分DQS控制在100欧姆差分阻抗。

实际调试中，我遇到过DDR3跑高频时不稳定，最后发现是地址线走线太长且没有严格等长，导致建立保持时间不够。降频之后能跑，但性能打折。后来重新调整走线，把地址线误差压到约束范围内，问题才解决。这说明DDR3这块不能有任何侥幸心理，该等长就等长，该控阻抗就控阻抗。

2.3 启动模式与配置电路的细节

ZYNQ7030的启动模式由MIO引脚的上电采样决定，常见的有QSPI、SD卡、JTAG等。硬件上要做的就是把这些MIO引脚通过上拉或下拉电阻设定到目标模式，同时保证启动介质（比如QSPI Flash）的电路正确。

QSPI Flash的连接相对简单，但要注意几点：Flash的电源要和FPGA的MIO bank电压匹配，SPI时钟走线不要太长，片选信号要有上拉保证默认状态。如果是SD卡启动，SD卡的检测引脚、写保护引脚可以简化，但电源和信号线要按规范走。

我的习惯是，在板子上同时预留QSPI和SD卡两种启动方式，调试阶段用SD卡方便反复烧写，量产时用QSPI固化程序。这种双保险设计在后期非常省事。

3. AD9361射频链路的硬件设计要点：时钟、接口和匹配网络

3.1 参考时钟方案怎么选

AD9361的参考时钟是整个射频链路性能的源头。它内部有分数分频的锁相环，但外部参考时钟的相位噪声会直接影响本振的相噪，进而影响接收灵敏度和发射EVM。

常见的方案有两种：一种是用一颗独立的低相噪晶振直接给AD9361；另一种是由FPGA的时钟资源或者专用时钟芯片提供。前者的优点是相噪可控、独立性强，缺点是增加一颗器件和成本；后者省器件，但要保证FPGA输出的时钟相噪足够好。

我的建议是，如果项目对射频性能有要求，优先用独立低相噪晶振，典型频率是40MHz。晶振的供电要单独滤波，走线要短，尽量远离数字信号。晶振的地要和AD9361的模拟地紧邻，形成一个干净的参考地。

另外，AD9361支持外部时钟输入和晶体直接连接两种模式。用晶体的话，需要在XTALN和XTALP之间接晶振和负载电容，成本低但对晶振参数有要求。用外部时钟的话，直接从一个时钟源输入。两种模式在寄存器配置上不同，硬件设计前要确认清楚。

3.2 数据接口：LVDS还是CMOS，单端口还是双端口

AD9361的数据接口灵活性很高，支持多种模式。这既是优点，也是设计时的选择题。

• CMOS模式：每个通道用12根数据线加时钟和控制线，引脚数多，但时序简单，适合数据率不高的场景。
• LVDS模式：差分传输，抗干扰能力强，适合高速数据率，但需要FPGA的IO bank支持LVDS标准，且走线要按差分规则处理。
• 单端口模式：一个端口分时传收发数据，引脚省，但控制逻辑复杂。
• 双端口模式：收发各用一个端口，逻辑简单，引脚多。

选择哪种模式，取决于你的数据率需求和FPGA的IO资源。做BPSK这类窄带应用，CMOS单端口就能满足；如果要跑宽带、多通道，LVDS双端口更合适。

我实际做过的一个项目，选的是LVDS双端口模式。走线时把每个差分对严格等长，差分阻抗控制在100欧姆，数据线和时钟线之间留足间距避免串扰。实测下来链路很稳，数据率跑满也没有误码。关键点是：差分对内部的两根线要等长，对与对之间不用等长但要控制相位关系，尤其是随路时钟和数据之间的偏斜。

FPGA这边的IO bank电压要和AD9361的接口电平匹配。AD9361的接口供电可以配成1.8V或2.5V，对应的FPGA bank VCCO也要设成同样的电压，否则电平不兼容，通信直接失败。

3.3 射频端口的巴伦与阻抗匹配

AD9361的射频端口是差分形式，而大多数天线和滤波器是单端的，中间需要一个巴伦（Balun）做差分到单端的转换。这个巴伦的选型很讲究：

• 频率范围：要覆盖你的工作频段，巴伦的带宽要留有余量。
• 插入损耗：越低越好，直接影响发射功率和接收灵敏度。
• 幅度和相位平衡：差分两路的幅度和相位要平衡，否则会引入偶次谐波和共模噪声。

巴伦到AD9361的差分走线要做100欧姆差分阻抗控制，走线尽量短，两侧对称，避免一边长一边短。巴伦到天线或滤波器的单端走线要做50欧姆阻抗控制。

匹配网络这块，AD9361的收发端口内部已经有部分匹配，但外部还需要根据具体频段做调整。我的做法是先用官方评估板的匹配参数作为起点，再用矢量网络分析仪实测调整。不要指望一次成功，匹配网络通常要迭代几轮。

这里还有个容易忽略的点：射频走线周围的过孔墙和地平面处理。差分对两侧要打地过孔，形成屏蔽，减少外部干扰。走线拐弯要用圆弧或者45度角，避免直角带来的阻抗突变。

4. 数模混合板子的布局布线：地平面、电源分割和信号回流

4.1 叠层设计：信号完整性和射频性能的基础

ZYNQ7030加AD9361的板子，本质上是一块数模混合板，既有高速数字信号（DDR3、LVDS），又有敏感的模拟射频信号。叠层设计是布线的基础，直接影响信号完整性和射频性能。

我常用的8层叠层方案大致是这样：

这样安排的好处是，关键信号都有相邻的参考平面，回流路径完整。射频信号走在L1，参考L2的完整地，阻抗可控，屏蔽效果好。DDR3走L3，参考L2和L4，也有完整参考。

如果层数更少，比如6层，就要在射频和数字之间做更严格的分区，牺牲一些布线灵活性。我的建议是，如果预算允许，至少用8层，射频性能会明显更好。

4.2 地平面怎么处理：分区而不分割

数模混合板的地平面处理，是争论最多的话题。有人主张数字地和模拟地完全分割，只在一点连接；有人主张用完整地平面。我的经验是：分区而不分割。

具体做法是，在布局上把数字区和射频区分开，射频器件集中在一个区域，数字器件集中在另一个区域。地平面整体保持完整，但在射频区和数字区的交界处，用一排密集的地过孔形成"隔离带"，引导回流路径。这样既保证了射频区的干净地，又避免了地平面被切断带来的回流问题。

为什么要分区而不分割？因为如果地平面被物理分割成两块，跨分割的信号回流路径会断裂，产生严重的EMI和信号完整性问题。而分区只是布局上的分隔，地平面仍然是连续的，信号回流顺畅，同时射频区的地噪声又不会大量耦合到数字区。

射频区的下方要保证没有任何数字信号穿过，哪怕是电源走线也要避开。射频器件周围要多打地过孔，形成良好的接地。AD9361的裸露焊盘（EPAD）必须通过多个过孔连到地平面，这个焊盘既是散热通道，也是射频地。

4.3 电源分配与去耦电容的摆放

电源完整性是这块板子能否稳定工作的另一个关键。核心原则是：每个电源引脚旁边都要有去耦电容，电容要靠近引脚，回路要短。

去耦电容的摆放有讲究。通常用大小两种容值搭配，比如0.1uF和10uF。小电容滤高频，大电容滤低频。小电容要放在离引脚最近的位置，大电容可以稍远。电容的接地端要通过过孔直接连到地平面，电源端连到电源平面，形成最小的回流环路。

AD9361的模拟供电引脚，去耦要求更高。除了0.1uF和10uF，还会加一些更小容值的高频电容，比如100pF，专门滤除高频噪声。这些电容的摆放要极其靠近引脚，走线越长效果越差。

FPGA的大电流电轨，除了去耦电容，还需要足够的体电容来应对电流突变。这些大电容可以分散放在板子上，但要靠近负载区域。

我的习惯是，在PCB布局完成后，专门检查一遍所有去耦电容的位置，确保每个电源引脚都有就近的电容，没有遗漏。这一步看起来繁琐，但能避免很多莫名其妙的稳定性问题。

5. 上电调试实录：从无从下手到逐级铺通的排查过程

5.1 先分级上电，别一次性全给

板子回来焊接完成，第一次上电是最紧张的。我的做法是分级上电，不要一次把所有的电轨都打开。

第一步，先只给电源部分上电，不焊FPGA和AD9361，用万用表或者示波器测每一路电源的电压和纹波。确认所有电轨电压正确、纹波在可接受范围内，再进行下一步。

第二步，焊上FPGA，给FPGA上电，观察电流是否正常，能不能通过JTAG识别到芯片。这一步能确认FPGA的电源、时钟和JTAG链路正常。

第三步，焊上AD9361，给AD9361上电，通过SPI读取它的芯片ID。AD9361有一个器件ID寄存器，读出来如果是预期值，说明SPI链路和芯片供电基本正常。

这个分级流程，能让你在每一步都锁定问题范围，而不是面对一块全部焊好的板子无从下手。我见过有人一次性全焊上电，结果短路烧了一片芯片，损失惨重。

5.2 几个典型故障的排查思路

故障一：SPI读不到AD9361的ID。首先用示波器看SPI的时钟、数据、片选有没有波形。如果没有波形，问题在FPGA侧或者配置没跑起来；如果有波形但读不到ID，检查芯片的复位引脚、使能引脚、电源是否正常。我遇到过的是复位引脚悬空导致芯片一直处于复位状态，加上拉电阻后就正常了。

故障二：DDR3跑不起来，或者跑一会就挂。先降频测试，如果降频能跑，基本确定是时序或者信号完整性问题。用示波器测DQS和DQ的波形，看有没有过冲、振铃、建立保持时间不足。常见原因是走线不等长、参考平面不完整、终端电阻没加对。重新调整布局或者优化终端参数通常能解决。

故障三：射频接收底噪高，灵敏度差。先检查参考时钟的相噪，再用频谱仪看本振的杂散。如果时钟或者本振有问题，排查时钟源和电源。如果都正常，检查射频匹配网络，可能巴伦或者匹配参数不合适。另外，电源的开关噪声耦合也是常见原因，确认模拟供电用的是LDO，去耦充分。

故障四：发射EVM差，信号质量不好。检查发射链路的匹配网络和巴伦，确认差分走线对称。检查电源纹波，尤其是发射通道的供电。有时候降低发射功率能改善EVM，说明是功率放大环节的线性度问题。

这些排查思路，本质上是把复杂问题分解成电源、时钟、接口、射频几个独立的部分，逐段隔离。只要每一段都确认正常，整体就能跑通。

5.3 软件配置和硬件配合的几个注意点

硬件调通之后，AD9361还需要通过SPI配置大量寄存器才能正常工作。这些配置包括采样率、带宽、本振频率、增益模式、接口模式等。ADI提供了配置工具，可以生成寄存器配置序列，直接嵌入FPGA程序里。

这里要注意的是，配置顺序很重要。AD9361内部有多个模块，必须按正确的顺序初始化，否则某些模块可能配置失败。官方的初始化脚本给了参考顺序，照着来基本没问题。如果自己改，要小心模块之间的依赖关系。

另一个要点是TDD和FDD模式的选择。TDD模式下收发时分复用，控制信号（如TXNRX、ENABLE）的时序要和软件配合；FDD模式下收发同时工作，控制逻辑不同。硬件设计时要确认目标模式，把对应的控制信号引出到FPGA。

做BPSK调制解调验证时，我的流程是：先让AD9361进入收发环回模式，确认数据通路正常，再接入实际的调制解调算法。这样能快速定位问题是出在射频链路还是基带算法上。

6. 写在调试之后：几个让我少走弯路的习惯

板子调完，回过头看，有几个习惯帮我省了不少时间，也分享给正在做这块设计的朋友。

第一个习惯是画图先画框图。原理图之前，先把系统框图、电源树、时钟树画出来。这些图能在后期快速定位问题，也能在PCB布局时作为参考。我每次画图都会把这些文档留好，后面遇到问题翻出来一看就清楚。

第二个习惯是关键信号留测试点。射频、时钟、SPI、DDR3的关键信号，在PCB上留测试点，方便用示波器和频谱仪测量。没有测试点，调试时只能靠飞线，既麻烦又影响信号。

第三个习惯是分级验证。电源、时钟、接口、射频，每一级都单独验证，确认正常再往下走。不要指望一次全通，分级验证能让你在每一步都有明确的目标。

第四个习惯是保留配置记录。每次修改寄存器配置或者硬件参数，都记下来，注明修改原因。射频和时钟参数往往要反复试，有记录才能复盘，否则改来改去最后连哪个版本是好用的都忘了。

这套ZYNQ7030加AD9361的硬件设计，难点不在于某一颗芯片，而在于把数字、模拟、射频、电源这几块协调好。每一部分单独看都不算难，难的是它们互相影响。我的建议是，把每个环节的余量留足，尤其是电源和时钟，宁可多花点成本用好的器件，也不要在这上面省，否则后期调试的时间成本远高于器件成本。