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1. 为什么关断过程值得单独拎出来讲

搞电力电子的人都有一个共识：看一个功率器件的动态特性，开通看的是“能不能快速建立电流”，关断看的则是“能不能干净利落地切断电流”。SiC MOSFET 这几年在新能源车、光伏逆变器、储能变流器、工业电源里铺得很快，很多人冲着它的低导通电阻和高开关频率去选型，结果板子一上电，关断波形一塌糊涂——电压尖峰高得离谱、米勒平台拖泥带水、关断损耗远超预期，甚至炸管。

我见过不少项目，开通波形调得漂漂亮亮，一到关断就出问题。原因很简单：关断过程涉及的物理机制比开通更复杂，它同时牵扯到沟道电流的切断、结电容的充放电、体二极管的续流行为，以及回路寄生电感释放能量。这几个因素耦合在一起，任何一个没处理好，波形就会给你脸色看。

这篇内容面向的是已经对 SiC MOSFET 基本工作原理有了解、正在做驱动电路设计或功率级调试的工程师，也适合正在学习功率器件动态特性、想搞明白“关断时到底发生了什么”的学生和研究者。我会从关断过程的物理机制讲起，把各个阶段拆开揉碎，再结合双脉冲测试的实操波形，把关键参数的计算、驱动电阻的选取、常见问题的排查思路都过一遍。你看完之后，应该能独立分析自己板子上的关断波形，知道哪里不对、为什么不对、怎么改。

2. 关断过程的物理机制拆解

2.1 关断不是一瞬间的事：四个阶段逐一拆解

很多人脑子里“关断”就是一个开关从开到关的瞬间动作，但在 SiC MOSFET 里，这个过程实际上分为四个明显的阶段，每个阶段的电流路径和电压分布都不一样。

第一阶段：关断延迟阶段。驱动电路收到关断信号，栅极驱动电压从正压（比如 +18V）开始下降，栅极电容放电。在栅源电压降到米勒平台电压之前，沟道仍然处于导通状态，漏极电流基本不变。这个阶段的时间长短取决于驱动电阻和输入电容的乘积，也就是 RC 放电时间常数。SiC MOSFET 的输入电容通常比同规格硅器件小，所以延迟时间相对短，但如果驱动电阻选大了，这个阶段照样会拖长。

第二阶段：米勒平台阶段。栅源电压降到米勒平台电压附近时，漏源电压开始快速上升。这时候栅极电流几乎全部用来给米勒电容（也就是栅漏电容 Crss）充放电，栅源电压被“钉”在平台电压附近不怎么动。这个阶段是关断过程中最关键的时期，因为漏源电压的变化率 dv/dt 就是在这个阶段决定的，而 dv/dt 又直接影响关断损耗和电压尖峰。米勒平台持续的时间越长，关断损耗越大。

第三阶段：沟道电流切断阶段。米勒平台结束后，栅源电压继续下降，沟道逐渐夹断，漏极电流开始快速下降。电流下降的速率 di/dt 由回路寄生电感和驱动速度共同决定。这个 di/dt 会在回路寄生电感上产生感应电压，叠加在漏源电压上，形成电压尖峰。SiC MOSFET 因为开关速度快，di/dt 通常比硅器件大得多，所以电压尖峰问题也更突出。

第四阶段：体二极管续流与振荡阶段。沟道完全关断后，如果电路中存在感性负载，负载电流会通过体二极管续流。此时漏源电压已经上升到母线电压附近，但回路中的寄生电感和电容会形成 LC 振荡，表现为关断波形上的振铃。振铃的频率和幅度取决于回路寄生参数，振铃不仅影响 EMI，还可能在极端情况下导致器件雪崩击穿。

把这四个阶段串起来看，你会发现关断过程本质上是一个“电荷重新分配”的过程：栅极电荷被抽走，结电容电荷被重新分配，负载电感中的能量被释放。每一步都有明确的物理约束，理解了这些约束，你才能有针对性地优化。

2.2 米勒电容为什么是关断过程的“主角”

在 SiC MOSFET 的数据手册里，输入电容 Ciss、输出电容 Coss、反向传输电容 Crss 这三个参数是动态特性的核心。其中 Crss 就是米勒电容，它在关断过程中扮演的角色最特殊。

米勒电容连接的是栅极和漏极。当漏源电压快速上升时，漏极电位的变化会通过 Crss 耦合到栅极，产生一个位移电流。这个电流的方向是试图把栅极电位往上拉的，跟驱动电路试图把栅极电位往下拉的方向相反。两者博弈的结果，就是栅源电压被“钉”在米勒平台电压附近，形成一段看似不动的平台区。

SiC MOSFET 的 Crss 通常比同规格硅 MOSFET 小一个数量级左右，这意味着米勒平台持续时间更短，关断速度更快。但反过来，Crss 小也意味着栅极对漏极电压变化的抗干扰能力更弱，更容易受到 dv/dt 引起的误开通影响。这就是为什么 SiC MOSFET 对驱动电路的负压关断要求更严格——你需要一个足够负的关断电压来抵消米勒耦合带来的干扰。

另外，Crss 并不是一个常数，它随漏源电压变化而变化。在低漏源电压时，Crss 较大；随着漏源电压升高，耗尽层扩展，Crss 迅速减小。这个非线性特性使得关断过程中的米勒平台并不是一条水平线，而是有一定斜率的。你在仿真的时候如果用固定电容模型，得到的波形会和实测有偏差，原因就在这里。

2.3 体二极管在关断过程中的参与感

很多人以为 MOSFET 关断后沟道断了就完事了，其实在感性负载场景下，体二极管会在关断后接管续流任务。SiC MOSFET 的体二极管是一个 PIN 结构，正向压降比硅器件大（通常 3V 到 5V），但反向恢复电荷很小。

在关断过程中，体二极管的参与体现在两个方面。第一，当漏极电流下降到零之前，如果漏源电压已经上升到超过体二极管正向压降，体二极管就会先于沟道完全关断而导通，分流一部分电流。第二，沟道完全关断后，负载电流全部通过体二极管续流，此时漏源电压被钳位在母线电压加上体二极管正向压降的位置。

体二极管的反向恢复特性在关断过程中也会产生影响。虽然 SiC 体二极管的反向恢复电荷比硅器件小很多，但在高频硬开关场景下，反向恢复引起的电流尖峰和额外损耗仍然不可忽视。特别是在桥式电路中，一个管子关断时，对管体二极管的反向恢复过程会直接影响关断波形的干净程度。

3. 关断过程的关键参数与计算逻辑

3.1 关断损耗怎么算才靠谱

关断损耗是选型和散热设计的核心依据。理论上，关断损耗可以通过漏极电流和漏源电压的乘积在关断时间内的积分来计算。但实际工程中，我们通常用简化公式来估算。

最常用的估算公式是：

P_off = (1/2) × V_ds × I_d × (t_ri + t_fi) × f_sw

其中 V_ds 是关断后的漏源电压（通常是母线电压），I_d 是关断前的漏极电流，t_ri 是电压上升时间，t_fi 是电流下降时间，f_sw 是开关频率。

这个公式的物理含义是：每次关断过程中，电压和电流的交叠区域产生的能量近似为一个三角形，其面积就是单次关断损耗能量。乘以开关频率就得到平均关断损耗功率。

但这里有个坑：t_ri 和 t_fi 并不是数据手册上直接给出的参数，你需要从实测波形或者双脉冲测试中读取。而且这两个时间会随着驱动电阻、母线电压、负载电流的变化而变化。数据手册上的开关损耗曲线通常是在特定测试条件下测得的，直接拿来用会有偏差。

更准确的做法是直接用示波器测量单次关断的 V_ds 和 I_d 波形，用示波器的数学运算功能做乘积积分，得到单次关断能量 E_off，再乘以开关频率。这个方法虽然麻烦一点，但结果最可靠。我通常会在双脉冲测试平台上先把 E_off 测出来，然后根据实际工作条件做修正。

3.2 驱动电阻对关断速度的影响

驱动电阻 Rg 是调节关断速度最直接的旋钮。增大 Rg，栅极放电变慢，关断速度降低，dv/dt 和 di/dt 减小，电压尖峰和振铃减轻，但关断损耗增加。减小 Rg，关断速度加快，损耗降低，但电压尖峰和 EMI 问题加剧。

这里有一个容易被忽略的细节：开通和关断通常使用不同的驱动电阻。因为开通时你希望速度快一点以降低开通损耗，但又不能太快以免引起过大的电流尖峰和二极管反向恢复问题；关断时你希望速度慢一点以抑制电压尖峰，但又不能太慢以免关断损耗过大。所以很多驱动电路会设计成开通和关断分别走不同的电阻路径，用二极管来引导电流方向。

对于 SiC MOSFET，关断电阻的选取范围通常在 2Ω 到 10Ω 之间，具体取决于你的回路寄生电感和可接受的电压尖峰水平。如果回路寄生电感控制得好（比如用叠层母排、缩短走线），关断电阻可以取小一些；如果寄生电感较大，就需要增大关断电阻来限制 di/dt。

3.3 电压尖峰的计算与抑制

关断电压尖峰的峰值可以用下面的公式估算：

V_spike = V_bus + L_loop × (di/dt)

其中 L_loop 是关断回路的寄生电感，di/dt 是关断时的电流下降率。

这个公式告诉我们，要降低电压尖峰，要么减小回路寄生电感，要么降低 di/dt。减小寄生电感是首选方案，因为降低 di/dt 意味着增大关断电阻，会增加关断损耗。但在实际设计中，寄生电感不可能降到零，所以通常需要两者兼顾。

回路寄生电感的来源包括：母线电容的等效串联电感、母排或 PCB 走线的电感、器件封装内部的电感。其中封装内部电感是器件固有的，你改不了；但母排和走线电感可以通过优化布局来减小。我实测过，同样的器件和驱动电路，用叠层母排代替普通走线，电压尖峰能从 200V 降到 80V 左右，效果非常明显。

除了减小寄生电感和调整驱动电阻，还可以用 RC 吸收电路来抑制电压尖峰。吸收电路并联在器件漏源两端，把尖峰能量吸收到电容里，再通过电阻消耗掉。但吸收电路会增加额外损耗，而且设计不当可能引起振荡，所以通常作为最后手段。

4. 双脉冲测试实操：关断波形怎么看

4.1 测试平台搭建要点

双脉冲测试是评估 SiC MOSFET 动态特性的标准方法。它的基本思路是：用两个脉冲驱动被测管，第一个脉冲建立负载电流，第二个脉冲让被测管在特定电流下关断，从而观察关断波形。

搭建测试平台时，有几个关键点需要注意。第一，母线电容要尽量靠近被测管，减小回路寄生电感。我通常会用一块专门的测试板，把母线电容、被测管、驱动电路都集成在一起，母排用叠层结构。第二，电流测量要用同轴分流器或者罗氏线圈，不能用普通电流探头，因为普通探头的带宽和共模抑制比不够。第三，电压测量要用高压差分探头，探头的地线要尽量短，避免引入额外电感。

测试前先确认驱动电路的供电和逻辑是否正确，然后用低压小电流试一下，确认波形正常后再逐步升高母线电压和负载电流。千万不要一上来就加满载，万一驱动有问题，炸管就是一瞬间的事。

4.2 关断波形的关键读数

一张典型的关断波形包含四条曲线：栅源电压 V_gs、漏源电压 V_ds、漏极电流 I_d、以及驱动电流或者驱动电阻上的电压。从这张波形上，你需要读出以下几个关键信息。

关断延迟时间 t_d_off：从 V_gs 开始下降到 V_ds 开始上升之间的时间。这个时间反映了栅极放电到米勒平台的速度。

电压上升时间 t_rv：V_ds 从 10% 上升到 90% 的时间。这个时间对应米勒平台阶段，是 dv/dt 的主要发生区间。

电流下降时间 t_fi：I_d 从 90% 下降到 10% 的时间。这个时间对应沟道夹断阶段，是 di/dt 的主要发生区间。

电压尖峰 V_spike：V_ds 波形上超过母线电压的最高点。这个值直接反映了回路寄生电感和 di/dt 的乘积。

振铃频率和幅度：关断后 V_ds 波形上的振荡。振铃频率可以用来反推回路寄生电感和电容，振铃幅度则影响 EMI 和器件应力。

我习惯把每次测试的这几个参数记录在一个表格里，对比不同驱动电阻、不同母线电压、不同负载电流下的变化趋势。这样积累下来，你对这个器件的关断特性就会有非常直观的认识。

4.3 从波形反推问题根源

关断波形不干净，通常有以下几种典型表现，每种表现背后对应不同的问题根源。

电压尖峰过高。最常见的原因是回路寄生电感过大。检查母排布局、电容位置、探头接地方式。如果寄生电感已经优化到位，那就是 di/dt 太大，需要增大关断电阻。

米勒平台持续时间过长。说明栅极放电电流不足，可能是关断电阻太大，或者驱动电路的关断能力不够。检查驱动器的峰值关断电流是否满足要求。

关断后振铃严重。回路寄生电感和器件输出电容形成的 LC 振荡。可以通过增加 RC 吸收电路、调整驱动电阻、或者优化布局来抑制。

关断延迟时间异常长。可能是驱动电压不足、驱动电阻过大、或者栅极回路存在额外电容。检查驱动电路的供电电压和栅极回路的连接。

电流下降出现台阶。可能是体二极管先导通分流，或者测量回路存在问题。检查电流探头的带宽和位置。

5. 常见问题与排查技巧实录

5.1 关断电压尖峰反复烧管怎么破

这是我在实际项目中最常遇到的问题之一。现象是：空载或者轻载时波形正常，一加负载关断电压尖峰就超过器件耐压，反复烧管。

排查思路是这样的：先用示波器确认尖峰的实际幅度和频率，判断是单次尖峰还是振铃引起的。如果是单次尖峰，重点查回路寄生电感；如果是振铃，重点查吸收电路和驱动电阻。

我遇到过一个案例，客户用 SiC MOSFET 做车载充电机，关断电压尖峰在满载时达到 900V，而器件耐压只有 750V。检查发现母排走线太长，回路寄生电感估计在 50nH 以上。后来改用叠层母排，把寄生电感降到 15nH 左右，尖峰降到 680V，问题解决。

如果布局已经优化到位，尖峰还是偏高，那就需要增大关断电阻。但要注意，增大关断电阻会增加关断损耗，需要重新核算散热设计。我的经验是，关断电阻每增大一倍，关断损耗大约增加 30% 到 50%，具体取决于器件的输出电容特性。

5.2 关断后栅极电压异常波动

有些工程师会发现，关断后栅极电压不是稳定在负压，而是有波动或者缓慢上升。这个问题通常跟米勒耦合有关。

当漏源电压快速变化时，位移电流通过米勒电容注入栅极，如果驱动电路的关断阻抗不够低，栅极电压就会被抬起来。严重的话，可能导致器件误开通，造成桥臂直通。

解决办法有两个：一是降低关断阻抗，也就是减小关断电阻，让栅极上的位移电流更快被抽走；二是增加负压关断的深度，比如从 -3V 增加到 -5V，提高抗干扰裕度。但负压太深也会增加栅极氧化层的电场应力，需要权衡。

我通常会在栅极和源极之间并联一个电阻（比如 10kΩ），确保在驱动电路失效时栅极电压能被拉到零。这个电阻对关断过程的动态特性影响很小，但能提高系统的可靠性。

5.3 不同批次器件的关断波形不一致

SiC MOSFET 的工艺一致性比硅器件差一些，不同批次的器件在阈值电压、跨导、结电容等参数上可能有明显差异。这会导致同样的驱动电路和测试条件下，关断波形不一致。

如果你在做批量生产，建议在驱动电路设计时留出足够的裕量。比如关断电阻可以设计成可调的形式，根据实际器件的波形做微调。另外，在来料检验时增加动态参数抽检，把关断时间、电压尖峰等指标纳入检验标准。

我在一个储能变流器项目里就遇到过这个问题：同一批驱动板，换不同批次的 SiC MOSFET，关断电压尖峰相差 100V 以上。后来在驱动电阻上做了可调设计，产线根据实测波形微调，才把一致性控制住。

5.4 常见问题速查表

6. 驱动电路设计的几个关键决策

6.1 负压关断到底取多少伏

SiC MOSFET 的栅极氧化层比硅器件薄，长期承受负压会加速氧化层退化。但负压关断又是抑制米勒耦合误开通的有效手段。这个矛盾怎么平衡？

我的经验是：对于大多数应用，-3V 到 -5V 的关断负压是合理的。低于 -5V，氧化层应力明显增加，长期可靠性存疑；高于 -3V，抗干扰裕度不够，特别是在高 dv/dt 场景下。

如果你实在担心负压对可靠性的影响，可以用零伏关断加上低阻抗关断路径的方案。零伏关断时，栅极电压被拉到零，沟道完全关断，同时低阻抗路径能快速抽走米勒耦合电流。但这个方案对驱动电路的布局要求更高，栅极回路的寄生电感必须非常小。

6.2 驱动电阻的功率等级怎么选

驱动电阻在关断过程中要承受栅极电容的放电能量。虽然单次能量不大，但高频开关下累积的功率不可忽视。

驱动电阻的功率可以用下面的公式估算：

P_Rg = (1/2) × C_iss × V_drive^2 × f_sw

其中 C_iss 是输入电容，V_drive 是驱动电压摆幅，f_sw 是开关频率。

举个例子，C_iss = 5nF，V_drive = 20V，f_sw = 100kHz，那么 P_Rg = 0.5 × 5e-9 × 400 × 1e5 = 0.1W。这个功率不大，普通 0805 封装的电阻就能承受。但如果开关频率更高或者输入电容更大，就需要选更大功率的电阻。

实际选型时，我通常会留 2 到 3 倍的功率裕量，因为关断瞬间的峰值功率远高于平均功率。另外，驱动电阻的寄生电感要尽量小，建议用薄膜电阻或者厚膜电阻，不要用绕线电阻。

6.3 隔离驱动还是非隔离驱动

这个问题取决于你的应用场景。如果被测管是桥式拓扑的下管，源极接地，可以用非隔离驱动，电路简单、成本低、延迟小。如果是上管，源极浮地，就必须用隔离驱动。

隔离驱动的选择要考虑隔离电压、共模瞬态抗扰度、传输延迟、通道匹配等参数。对于 SiC MOSFET 的高频应用，共模瞬态抗扰度尤其重要，因为高 dv/dt 会在隔离屏障上产生共模电流，如果驱动器的抗扰度不够，输出就会误动作。

我一般会选共模瞬态抗扰度在 100kV/μs 以上的隔离驱动器，传输延迟在 100ns 以内，通道间延迟匹配在 20ns 以内。这些参数直接影响关断波形的对称性和一致性。

7. 从关断波形看系统级影响

7.1 关断过程对 EMI 的贡献

关断过程中的高 dv/dt 和 di/dt 是 EMI 的主要来源。dv/dt 通过寄生电容耦合到机壳和地线，形成共模干扰；di/dt 通过回路电感产生磁场辐射，形成差模干扰。

要降低关断引起的 EMI，核心思路是控制 dv/dt 和 di/dt 的幅值，同时优化回路布局减小辐射面积。增大关断电阻可以降低 dv/dt 和 di/dt，但会增加损耗。所以 EMI 和效率之间需要权衡。

我的经验是，先通过布局优化把寄生参数降到最低，然后再用驱动电阻来微调 dv/dt 和 di/dt，最后如果 EMI 还是不达标，再考虑加吸收电路或者屏蔽措施。不要一上来就用大电阻把速度压下来，那样效率损失太大。

7.2 关断过程对器件寿命的影响

每次关断都是一次热应力和电应力的冲击。关断损耗产生的热量在器件内部形成温度梯度，长期累积会导致焊料层疲劳、键合线脱落等失效模式。电压尖峰则直接考验器件的雪崩耐受能力。

要评估关断过程对器件寿命的影响，需要做功率循环测试和温度循环测试。功率循环测试模拟的是开关损耗引起的结温波动，温度循环测试模拟的是环境温度变化引起的热应力。这两个测试的结果可以用来估算器件的使用寿命。

在实际设计中，我通常会把关断电压尖峰控制在器件耐压的 80% 以内，关断损耗控制在总损耗的 40% 以内。这两个指标虽然不是硬性规定，但能提供足够的安全裕量。

7.3 关断过程与对管开通的相互影响

在桥式电路中，一个管子的关断过程和对管的开通过程是耦合的。关断时产生的 dv/dt 会通过米勒电容耦合到对管的栅极，如果对管的驱动电路抗干扰能力不够，就可能误开通，造成桥臂直通。

这个问题在 SiC MOSFET 应用中尤其突出，因为 SiC 的开关速度比硅快得多，dv/dt 也大得多。解决办法包括：增加对管的负压关断深度、减小对管的关断电阻、在对管栅极增加吸收电容、或者设置死区时间来避开 dv/dt 最大的区间。

死区时间的设置需要权衡。死区太大，体二极管续流时间过长，反向恢复损耗增加；死区太小，直通风险增加。我通常会用示波器观察对管栅极电压在关断 dv/dt 期间的波动情况，根据波动幅度来调整死区时间。

8. 一些实测数据和经验值

8.1 不同驱动电阻下的关断波形对比

我在一个 1200V/100A 的 SiC MOSFET 双脉冲测试平台上，用不同的关断电阻测了一组数据。母线电压 800V，负载电流 80A，开通电阻固定 5Ω，只改关断电阻。

从这组数据可以看出，关断电阻从 2Ω 增加到 15Ω，电压尖峰从 980V 降到 810V，降幅约 17%；但单次关断能量从 0.85mJ 增加到 2.30mJ，增加了近两倍。这个权衡非常明显。

在实际选型时，我会先确定可接受的电压尖峰上限（比如器件耐压的 85%），然后在这个约束下选最小的关断电阻，以降低关断损耗。如果最小关断电阻下的电压尖峰仍然超标，那就说明回路寄生电感需要优化。

8.2 不同母线电压下的关断特性变化

SiC MOSFET 的结电容随漏源电压变化，所以关断特性也会随母线电压变化。我在同样的测试平台上，固定关断电阻 5Ω，改变母线电压，测了一组数据。

可以看到，随着母线电压升高，关断延迟和电压上升时间略有增加，电压尖峰和关断能量则明显增加。这是因为高电压下结电容减小，米勒平台持续时间变化，同时 di/dt 和 dv/dt 的乘积增大。

这个数据提醒我们，数据手册上的开关损耗曲线通常是在特定母线电压下测得的，直接用到不同电压等级的应用中会有偏差。最好在自己的实际工作电压下做测试。

8.3 温度对关断过程的影响

SiC MOSFET 的导通电阻随温度升高而增大，但关断过程的温度依赖性相对复杂。温度升高时，阈值电压降低，跨导减小，结电容变化不大。综合效果是：关断延迟时间随温度升高略有缩短，但电压尖峰和关断损耗的变化不明显。

我在 25°C 和 125°C 两个温度点做了对比测试，关断波形的差异在 10% 以内。这个差异对于大多数应用来说可以忽略，但在高温高可靠性场景下，还是建议留足够的裕量。

9. 写在最后的一些个人体会

关断过程这个东西，理论分析是一回事，实际调试是另一回事。我刚开始做 SiC MOSFET 驱动的时候，照着数据手册选驱动电阻，结果波形一塌糊涂。后来才明白，数据手册的测试条件跟我的实际电路差太远，回路寄生电感、驱动布局、探头测量方式，每一个环节都会影响最终波形。

我的建议是：不要迷信仿真，也不要迷信数据手册，一定要自己搭双脉冲测试平台，亲手测波形。测多了，你对器件的“脾气”就有感觉了。比如同样增大关断电阻，有的器件电压尖峰降得快，有的降得慢，这跟器件的输出电容特性和跨导特性有关。这种直觉，只有通过大量实测才能建立起来。

另外，关断过程的优化往往不是孤立的。你调整关断电阻，可能影响了开通波形；你优化了布局，可能改变了散热条件。所以每次改动都要全面评估，不要只看一个指标。我习惯在每次改动后，把开通波形、关断波形、温升、EMI 都测一遍，确保没有引入新的问题。

最后说一个容易被忽略的点：测量方法本身会影响测量结果。电压探头的接地线太长，会引入额外电感，测出来的电压尖峰比实际值高；电流探头的带宽不够，会平滑掉电流下降的细节，测出来的 di/dt 比实际值低。所以，在分析关断波形之前，先确认你的测量系统是靠谱的。这个前提不成立，后面所有的分析都是空中楼阁。