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1. 项目总体认识：高速窄脉冲峰值保持到底在解决什么问题

1.1 峰值保持电路的应用场景与核心任务

高速窄脉冲峰值保持，听起来像个非常小众的模拟电路方向，但它在实际工程里出现的频率比我刚入行时想象的要高得多。凡是需要从极窄的脉冲信号里提取幅度信息的系统，几乎都会用到这个模块。比如核辐射探测器输出的闪烁脉冲、单光子探测器的雪崩信号、质谱仪的离子信号、激光雷达的飞行时间波形、超声换能器的回波，还有粒子物理实验里的前端电子学，这些信号都有一个共同特点：脉宽极窄，往往只有几纳秒到几十纳秒，但我们需要从里面读出峰值幅度。

为什么不能直接把脉冲送进ADC？因为ADC的采样率和建立时间跟不上。一个5ns宽的脉冲，如果要求幅度精度优于1%，等效信号带宽至少要几百MHz，目前的高速ADC虽然采样率能做到几Gsps，但在这种超窄脉冲下，单个采样点能落在峰值上的概率很低，而且ADC本身的孔径抖动也会吃掉精度。峰值保持器的作用就是把这个问题拆开：先用模拟电路快速抓住脉冲峰值，把峰值电压保存在电容上，然后再从容地交给后级的低速高精度ADC去量化。简单说，峰值保持器就是模拟域的“采样保持放大器”，只不过它采的不是某个时钟沿的瞬时值，而是两个事件之间的最大值。

这篇内容适合谁看？我觉得是做模拟前端、探测器读出电路、高速数据采集系统的硬件工程师，还有刚接触脉冲信号处理的研究生。如果你手里正好有一个脉宽在1ns到50ns之间、幅度在几百毫伏到几伏的脉冲信号需要测幅，这篇内容应该能帮你少走不少弯路。

1.2 窄脉冲带来的三大设计挑战

高速窄脉冲峰值保持和普通的低速峰值保持完全是两码事。低速情况下，几微秒的脉冲，你用常规运放加二极管加电容就能凑合，精度差点也能用。但脉冲一旦窄到纳秒级，三个问题会同时冒出来：

第一个是带宽问题。一个上升沿为1ns的脉冲，按工程经验公式估算，需要的信号通路带宽至少是0.35/1ns = 350MHz。而峰值保持器内部还有反馈回路，回路的带宽要更高，否则信号还没传到保持电容上，脉冲已经过去了。很多人在这一步选了增益带宽积看起来很高的运放，但忽略了压摆率，实际上限流瞬间根本供不出足够的充电电流，导致保持值明显偏低。

第二个是开关时序问题。峰值保持器的本质是“检测到峰值到达后，立刻断开充电通路，把峰值存在电容上”。这个“立刻”在纳秒级脉冲面前非常苛刻。比较器从输入超过门限到输出翻转，有传输延迟；MOS开关从栅极收到信号到真正关断，也有延迟。这段时间里，输入脉冲还在继续上升，电容会被多充一部分，结果就是保持值过冲。延迟越大，过冲越严重，而且这种误差很难通过后端校准完全消除，因为和信号幅度、上升沿斜率都有关。

第三个是保持时间与漏电的矛盾。为了减少保持期间的电压跌落，保持电容要尽量大；但为了在极短时间内充满，充电电流要足够大，而电容越大所需电流越大，充电时间越难短。同时，如果使用采样开关，开关关断后的漏电、电容的介质吸收、PCB板面的微小漏电，都会让保持电压在微秒到毫秒的时间尺度上慢慢衰减，直接影响后端ADC的采样精度。

这三个挑战相互耦合，单纯优化某一个参数往往会把另一个问题弄得更糟。所以设计高速窄脉冲峰值保持器，本质上是在做一场平衡，容量、速度、精度、漏电，每一项都要掰开揉碎去算。

1.3 先定指标再动手：目标参数怎么定

我见过不少项目，一上来就画原理图，做到一半才发现指标根本没法收敛。我的经验是，峰值保持器的设计一定要从确定指标开始，而且指标不是拍脑袋拍出来的，要从系统需求逐层回溯。

先问清楚三件事：信号的脉宽范围是多少（包括上升沿、下降沿和半高宽），信号幅度范围是多少，后端ADC对精度和保持时间的要求是什么。

举个例子，假设输入脉冲是上升沿1ns、半高宽5ns、峰值1V的单极性正脉冲，后端ADC采样需要1μs的建立时间，要求峰值测量误差优于1%。那我们可以推出一组初步指标：保持电容充电时间要远小于5ns，假设我们留50%的裕量，也就是2.5ns内充到1V，即使只有一小部分时间用于充电，也要保证运放能提供的瞬时电流足够大。按C = 10pF算，需要的充电电流I = C × dV/dt = 10pF × 1V / 2.5ns = 4mA。这个电流值看着不大，但注意这是在2.5ns内把10pF从0充到1V，如果考虑二极管导通电阻、开关导通电阻上的压降，实际需要的电流还要更大。再算带宽，1ns上升沿对应350MHz以上信号带宽，加上峰值检测回路的速度要求，运放单位增益带宽至少做到1GHz以上更稳妥。

另一个容易忽略的指标是过冲允许量。1%的误差对应过冲不超过10mV。假设比较器传输延迟是1ns，在1V/ns的斜率下，这1ns里信号还能涨1V，显然不行。所以要么比较器延迟做小到几百ps，要么用双通道结构做前馈补偿，要么牺牲一部分捕获精度，在后端用慢信号做二次修正。这些权衡在后面章节里详细展开。

2. 核心原理与架构选型

2.1 从“二极管加电容”到闭环峰值保持

最原始的峰值保持电路特别简单：一个二极管串联，二极管后面接一个电容到地，再跟一个高阻输入的缓冲器。输入脉冲正半周时，二极管导通，电容被充电到输入峰值；脉冲过去后，二极管反偏，理想情况下电容上的电压就保持住了。这个电路的致命问题有两个：一是硅二极管正向压降有0.6V左右，1V的脉冲测出来只剩0.4V，误差太大；二是二极管导通后存在内阻，给电容充电需要时间，脉冲太窄时电容根本充不到真实峰值。

解决二极管压降问题的经典办法是把二极管放进反馈环里，用运放的增益去消除这个压降。具体结构是：输入信号经过一个高速运放缓冲，运放输出端串二极管接到保持电容，保持电容上的电压通过反馈网络送回运放的反相输入端。这样，二极管的正向压降被运放的环路增益“掩盖”了，输出看起来就像是个“理想二极管”。当输入超过保持值时，运放输出正向导通，电容被充电；当输入回落后，二极管反偏截止，电容电压保持不变。

这个结构在低速场景下非常好用，但到了高速窄脉冲下就有新麻烦。运放在大信号阶跃时会产生过冲和振铃，如果这个振铃叠在二极管导通过程中，电容上会存下比真实峰值更高的电压；另外，运放的输出级在驱动电容负载时，如果电容太大，会影响环路的相位裕度，导致自激振荡。所以闭环结构不是拿来就能用，需要在关键位置加补偿电容、限流电阻，还要在仿真里把最恶劣的输入条件都跑一遍。

2.2 实际工程中更稳的开关型峰值保持结构

我在实际项目里用得更多的，是另一种“比较器加开关”的架构，我习惯叫它开关型峰值保持器。它的结构是：输入信号分成两路，一路直接送到保持电容的充电通路，另一路送到高速比较器。比较器的另一个输入接当前保持电压。当输入脉冲高于保持电压时，比较器输出高电平，打开充电开关（通常是一个高速MOSFET或模拟开关阵列），让输入源给电容充电；当输入脉冲回落到保持电压以下时，比较器翻转，关断开关，电容上的电压便近似等于信号峰值。

这个结构和闭环结构相比，最大的优点是把“比较”和“充电”两条通路解耦了。比较器只需要负责快，不需要提供充电电流；充电通路由单独的驱动器推电容，电流大小可以单独设计，不再受运放输出级驱动能力的限制。这样，充电速度和比较精度可以分开优化，很多冲突就化解了。

当然，它也有自己的坑。比较器输出翻转后，开关真正关断需要时间，这在前面说过，会带来过冲。另一个问题是，比较器输入端接的是保持电容上的电压，而保持电压是不断变化的，比较器需要在一个快速爬升的斜坡上去判断“谁更高”，这个抖动会直接影响输出翻转瞬间的确定性。所以，比较器的输入失调电压、回差电压和传输延迟这三个参数，选型时要重点看。

2.3 为什么速度和精度的矛盾绕不开

很多人第一次接触峰值保持器，都会问一句话：能不能又抓到1ns的脉冲，又保证0.1%的精度？答案是理论可以，工程上非常难，因为物理限制摆在那里。

精度要上去，比较器翻转就要更接近真实的峰值时刻。但比较器的传输延迟不是零，即便做到几百皮秒，在1V/ns的斜率下也意味着零点几伏的过冲。减小过冲的办法是降低信号斜率，也就是在信号进入峰值保持器之前把脉冲变宽。这就要用到脉冲展宽电路，比如利用电容放电的RC整形，或者用雪崩晶体管产生一个上升沿很缓的“准峰值信号”。但展宽的代价是会引入新的误差，展宽后的幅度与原始幅度的线性关系不一定好，而且电路复杂度会急剧增加。

另一个层面，速度的提升必然带来噪声和寄生参数的恶化。电容容值减小，保持精度下降；开关速度提高，电荷注入变大；PCB走线变宽，寄生电感反过来又限制信号带宽。所有这些参数都在同一个圆环里互相拉扯，不存在一个完美解，只有针对你的具体指标做出来的权衡解。

所以在架构选型的时候，我的原则是：能用开关型就不用闭环型，能接受0.5%精度就不要追0.1%，能放宽脉宽要求就不要硬上皮秒级比较器。设计峰值保持器不是炫技，是在给定约束下找到最稳的平衡点。

3. 关键器件选型与参数计算

3.1 保持电容：容量、介质、漏电三本账

保持电容是整个电路的灵魂，也是最容易被低估的器件。很多新手随便拿一个0402的X7R电容就上了，结果保持精度和温度稳定性都惨不忍睹。我的建议是，保持电容必须用C0G/NP0介质，这种介质在宽温范围内容量变化小，介质吸收系数也远低于X7R和Y5V。介质吸收是个非常隐蔽的问题，简单说就是电容在快速放电之后，内部的偶极子弛豫会在电容两端“回吐”一小部分电压，表现为复位后仍有几百微伏到几毫伏的残留，对高精度测量是灾难。

容量怎么选？要同时满足两个约束：一是充电时间要小于脉冲宽度，二是保持期间电压跌落要小于允许误差。充电时间的约束前面算过，I = C × ΔV / Δt，这个电流不能超出充电驱动电路的能力。假设驱动电路最大能提供20mA，要使1ns内充到1V，C最大也就是20mA × 1ns / 1V = 20pF。保持期间的跌落的约束取决于开关漏电和电容自身的漏阻。一般C0G电容的绝缘电阻都在GΩ量级，但PCB走线表面和开关漏电往往是主导因素。工程上，5pF到50pF是高速窄脉冲峰值保持器常用的电容范围，再大就很难在几纳秒内充饱。

还有一点很多人不知道：保持电容的接地端最好接成开尔文接法，也就是电容的地端单独走线回接到系统的模拟地参考点，不要和充电回路的电流地混在一起，否则瞬态电流在地线上产生的压降会直接叠加到保持电压上。另外，如果空间允许，可以在保持电容周围铺一圈接地保护环，这个细节我在PCB部分再展开说。

3.2 复位开关：导通电阻、漏电和电荷注入

峰值保持器有两个开关：一个负责“捕获”，另一个负责“复位”。复位的动作是把保持电容短接到地，把电压清零，等待下一次事件。复位开关选型时要看四个参数：导通电阻、关断漏电、电荷注入和导通速度。

导通电阻越小，残余电压越小。如果复位开关的导通电阻是10Ω，漏电流1nA，那复位后理论上还有10nV的残余，基本可以忽略。但问题在电荷注入：MOS开关在栅极电压跳变时，沟道内的电荷会通过寄生电容注入到保持电容上，产生一个电压跳变。这个跳变大小约等于电荷注入量除以保持电容。一个典型的模拟开关，电荷注入在1pC到10pC之间，对于10pF的保持电容，就是0.1V到1V的误差，这可不是小事。

减小电荷注入的办法有三个方向：一是选电荷注入小的开关器件，但这类器件往往导通电阻偏大；二是用互补的PMOS+NMOS构成CMOS开关，把两种极性相反的电荷注入量互相抵消，这也是多数集成模拟开关的原理；三是在复位开关关闭前，先让开关进入高阻状态，然后通过单独的放电电阻把最后一小块残余放掉。这个“三步复位”时序我在后面会具体讲。

另外要注意，复位开关不要直接并联在保持电容两端然后在栅极加一个快速边沿，这样的dV/dt会通过栅漏电容耦合到保持节点上，这个耦合毛刺虽然看起来只持续很短时间，但如果后端ADC正好在这个毛刺没有完全衰减时开始采样，误差会被带进去。所以复位开关的栅极驱动信号上最好串一个几十欧姆的阻尼电阻，同时控制边沿速率，别图快。

3.3 高速运放与比较器的选型思路

先说充电通路上的驱动放大器。这个放大器的任务是提供足够的瞬时电流，以设定的速度给保持电容充电。单位增益带宽不是唯一的衡量标准，压摆率往往更重要。压摆率的计算公式是SR = I_max / C_load，其中I_max是运放输出级的最大电流能力。假设保持电容20pF，需要在1ns内上升1V，需要的压摆率是1V/ns，也就是1000V/μs，对应输出级至少要能提供20mA的峰值电流。市面上满足这个压摆率的单运放并不少，但要注意大信号带宽和输出建立特性，有些运放压摆率标得很高，但大信号阶跃后会振铃，这对峰值保持器是有害的。

比较器选型主要看传输延迟、输入失调和输出逻辑电平。纳秒级脉宽的应用，比较器延迟要控制在1ns以内，超过2ns基本就废了。另外，比较器的输出摆幅要和后级开关驱动兼容，最好选择带LVPECL或LVDS输出的型号，这样开关控制信号的边沿会比较干净。输入失调电压决定了你能测到的最小信号，如果输入失调是2mV，测量1V信号时误差是0.2%，1%精度勉强够用，但如果是测10mV的微弱脉冲，那就差太远了。

还有一个被很多人忽略的参数叫比较器的“闩锁时间”，也就是输出状态锁定后能维持多久。有些比较器输出是开漏结构，需要在外面上拉电阻，上拉电阻值会影响输出边沿速度，选型时要把外部上拉也当作电路的一部分来算。

3.4 一个可落地的指标拆解实例

把前面的参数串起来，给一个完整的例子。假设设计目标：脉宽5ns，幅度0.2V到2V，精度优于1%，保持时间不低于2μs。

• 保持电容：取10pF，C0G介质，0805封装，耐压25V，绝缘电阻大于10GΩ。
• 充电电流需求：10pF × 2V / 5ns = 4mA峰值。考虑损耗，驱动放大器最好能输出10mA以上。
• 驱动放大器：选压摆率不低于300V/μs、单位增益带宽不低于500MHz的高速运放。
• 比较器：传输延迟小于1ns，输入失调小于1mV，输出摆幅能直接驱动后面的开关驱动级。
• 复位开关：选电荷注入小于0.5pC的NMOS开关，导通电阻小于5Ω，关断漏电小于100pA。
• 预期精度：充电回路误差约0.3%，比较器延迟导致的过冲约0.5%，保持跌落约0.1%，综合起来1%有希望。

这个例子不是最优解，但是一个非常稳妥的起步方案。真正做的时候，我会在仿真里把每个误差源的贡献单独列出来，看哪一项占大头，然后针对性优化。

4. 实操设计：从仿真到PCB的完整过程

4.1 电路架构与原理图设计要点

基于前面的选型，我给出一个实际项目中常用的完整信号链路。输入信号先经过一个限幅保护网络，防止过压把后级打坏。然后分两路：一路经过高速缓冲器后接到充电MOS管的源极，另一路接比较器的正输入端。比较器负输入端接保持电容上的电压。比较器输出经过一个电平转换/驱动级，控制充电MOS管的栅极。保持节点上接保持电容、复位开关和输出缓冲器。

原理图设计时有几个细节值得注意。第一，充电MOS管的栅极驱动要能够输出足够高的电压摆幅，否则MOS管不能完全导通，导通电阻带来的压降会在充电过程中引入额外误差。我常用一个高速栅极驱动芯片来推MOS管，输入来自比较器输出，输出给到MOS栅极，上升时间尽量控制在1ns以内。第二，输出缓冲器必须是高输入阻抗、低偏置电流的FET输入运放，否则保持电容上的电荷会被缓冲器漏掉。第三，比较器输入端的保护二极管不能省，因为在保持期间，保持电压可能高于输入电压不少，比较器输入端可能出现大差分电压，超过输入共模范围就会损坏器件。

另外，电源去耦也非常关键。峰值保持器在大信号切换时，瞬时电流需求变化剧烈，如果电源去耦不足，电源轨会塌陷，影响比较器和驱动器的翻转阈值。我习惯在靠近每个有源器件的电源脚放一组100pF和10nF的并联去耦电容，同时在板级电源入口放一个大容值的钽电容做低频储能。

4.2 仿真验证怎么做

峰值保持器这种电路，不仿真直接投板等于赌博。我用LTspice和ADS都做过，这里以LTspice为例说明整个验证流程。

仿真电路的搭建要尽量贴近真实，不能光靠理想器件。理想比较器可以先用LTspice自带的“schmitt”或behavioral voltage source搭一个简化模型，但要知道这只是验证逻辑，不能验证真实的延迟和失调。至少要跑三组仿真：

第一组是充电速度仿真。输入给一个上升沿1ns、脉宽5ns、幅度1V的脉冲，观察保持电容上的电压波形，记录充电完成时的电压与输入峰值的偏差。这一组重点看驱动放大器和MOS管的尺寸是否匹配。

第二组是保持回落仿真。同一脉冲过后，继续跑2μs，观察保持电压在保持窗口内的跌落。这一组重点看电容漏电和缓冲器输入偏置电流的影响。

第三组是复位时序仿真。在保持结束后给复位脉冲，观察电容放电的快慢和残余电压。这一组重点看复位开关导通电阻和电荷注入的毛刺幅度。

我用一组简化的Spice指令做示例，基本的事件激励可以这样搭：

V1 in 0 PULSE(0 1 0 1n 1n 5n 100n) V2 reset 0 PULSE(0 3.3 10n 1n 1n 5n 100n) X1 in hold_out comp cmp_out ; 比较器子电路 X2 in cmp_out cap drive_out ; 栅极驱动+充电MOS子电路 C1 hold_out 0 10p X3 hold_out out buffer ; 输出缓冲器

仿真时不要只看最终波形，要看细节：电容充电曲线的线性度、比较器翻转瞬间的毛刺、复位后电容电压的微小残差。我通常把测量光标放在脉冲峰值附近，放大到每格1ns以下，逐点检查。很多问题在宏观波形上看不出来，放大后才能看清。

仿真收敛性也是个常见问题。纳秒级脉冲加高增益反馈环，LTspice的默认步长经常算不准，需要手动设.tran 0 100n 0 10p，把最大步长压到10ps以下，虽然仿真时间会长一些，但结果可信度高很多。

4.3 PCB布局布线的关键细节

PCB布线和原理图设计一样重要，甚至更重要。高速窄脉冲峰值保持器的PCB设计，我总结了几条硬性原则，任何一条没做到都会在实际调试中付出代价。

第一条，保持电容的位置要极其靠近充电MOS管的漏极，中间不要穿插过孔。过孔的寄生电感和电容在纳秒级电流瞬变下都会造成电压毛刺。如果实在需要过孔，至少要保持电容和MOS管在同一层，过孔留到其他地方。

第二条，输入信号通路要保持50Ω特征阻抗，并且尽量短。对于1ns的上升沿，走线长度超过几个厘米就要认真考虑传输线效应。用微带或共面波导结构，参考地平面要连续，不要在信号走线下面开槽。

第三条，模拟部分和数字控制部分要彻底分开。比较器输出、复位驱动这些数字边沿信号，如果和模拟信号平行走线，会产生很大的串扰。我习惯把板子分成两个区域，模拟区铺模拟地，数字区铺数字地，两个区域在电源入口处单点汇合。这个“单点汇合”的距离越短越好，避免形成大的回流环路。

第四条，保持电容周围一定要做接地保护环。保护环就是一圈紧贴走线的地铜皮，目的是收集PCB表面的漏电流，防止它们流入保持节点。采样时期，保持节点上的电荷非常少，10pF电容上存1V，电荷量才10pC，而PCB表面在潮湿环境下的漏电电流可能到nA级，几微秒内就能泄漏掉好几mV。保护环能显著改善保持稳定性，尤其是高湿度环境下。

第五条，电源平面要完整，不能因为信号走线而被大片割裂。高频电路的回流电流总是沿着最小阻抗路径走，如果电源平面被割裂，回流会被迫绕行，产生很大的寄生电感，电源噪声就会串进信号链路。

4.4 时序控制与复位逻辑设计

时序控制是峰值保持器能不能稳定工作的另一个关键。完整的时序至少包含四个动作：等待触发、允许捕获、进入保持、启动复位。

定义一下典型的事件序列。系统空闲时，复位开关闭合，保持电容被放电到零，比较器处于复位状态。检测到输入脉冲将要到来时（可以由外部触发信号或上升沿检测电路给出），在脉冲到达之前的约5ns处释放复位开关，让保持电容进入悬浮状态。然后，输入脉冲到来，比较器开始工作，充电通路打开，电容采集峰值。脉冲过去后，比较器翻转，充电通路关闭，保持电容进入保持状态。后端ADC开始采样，这个过程可能需要几百纳秒到几微秒。采样完成后，再次闭合复位开关，将电容放电。

这里有一个容易出错的地方：复位开关释放的时刻，必须保证输入脉冲还没有到达。如果复位释放太晚，脉冲来了开关还没完全断开，峰值会被短路到地；如果释放太早，电容悬浮时间太长，它会漏掉一部分初始电荷，虽然这个误差相对峰值来说很小，但在高精度场景下也不能忽略。所以，复位释放和输入脉冲之间的相对延迟需要控制在纳秒级，通常由FPGA输出专门的“跟踪窗口”信号，用可调延时链来微调。

在实际项目中，我会把复位释放时刻做成可调的。调试时先用示波器观察保持电压最大时的延时点，然后再往两个方向各扫几个ns，看看最大值的平坦度，这个平坦度在一定程度上代表了时序裕量。如果平坦度很差，说明开关速度还是不够，或者脉冲太窄，需要重新考虑架构。

另外，复位脉冲本身的宽度也要设计。复位开关闭合时间太短，电容放电不彻底；太长，会影响系统的事件率上限。一般来说，复位脉冲宽度在50ns到200ns之间比较合理，具体看电容容值和开关导通电阻，RC时间常数要小于脉冲宽度的五分之一以上。

5. 实测调试与常见问题排查

5.1 实测平台的搭建与测量方法

仿真通过之后，打样回来就要上测试台。实测平台的核心设备包括：一台能产生纳秒级脉冲的信号源、一台带宽不小于1GHz的示波器、必要的转接夹具和匹配负载。

信号源的选择很关键。普通任意波形发生器的上升沿最快也就几ns，很难模拟真正的窄脉冲。如果手头没有专用的雪崩脉冲发生器，可以用一个高速数字信号发生器的通道配合外部整形电路来产生快速沿。实测时，算法上也要注意：测量保持电压的值要用示波器的高阻探头接输出缓冲器的输出端，而不是直接量保持电容节点，因为示波器探头本身有电容，直接探测会改变保持电容的容值，导致结果完全失真。

测试的基本步骤是这样的：先用信号源输出一个已知幅度的窄脉冲，比如1V、5ns半高宽，接到峰值保持器输入端。示波器用触发模式捕获输出缓冲器的电压波形，观察它最终稳定在多少伏。与理想值1V比较，计算误差。然后在0.2V到2V范围内扫描输入幅度，画一条“输入幅度-测量误差”曲线。这条曲线能直接告诉你系统的线性度和动态范围。

我自己调试时还会做另一件事：把示波器的余辉模式打开，连续跑几百次触发，观察保持电压的散布范围。如果在同样的输入脉冲下，输出值每一次都不一致，说明有比较器抖动或触发抖动问题，这种随机误差比固定偏差更难处理。

5.2 常见问题速查表与现场处理

我把这几年调试峰值保持器遇到的高频问题整理成一张速查表，大家在现场可以直接对照排查。

现场排查的方法论，我个人惯用“置换法”：先不换器件，用示波器量关键节点的波形，判断是哪个阶段出了问题。比如保持值偏低，先看充电期间电容电压的斜率，如果斜率太平，说明充电电流不够；如果斜率够但最终停在偏低的电平，那就要看开关是否提前关断了。分阶段定位，比盲目换芯片高效得多。

5.3 多通道一致性调节经验

多通道峰值保持器是很多系统的真实需求，比如阵列探测器读出，每个通道都有自己的峰值保持器。通道之间的不一致性问题，在单通道设计时经常被忽视，到了系统联调时才暴露出来，这时候返工成本极高。

多通道一致性的主要来源有三个：保持电容的容值离散、比较器输入失调的离散、PCB布局的失配。保持电容的容值离散影响的是同样的输入信号在不同通道上的充电速度，最终表现为保持电压的差异；比较器失调则直接影响比较器翻转的阈值点，造成系统性的通道偏差。

解决这个问题，我在设计端会做三件事。第一，电容选0.5%甚至0.1%精度的C0G电容，虽然贵一些，但值得。第二，PCB布局上所有通道尽量做到几何对称，信号走线长度一致，地平面连续。第三，在输出缓冲级或者后端ADC前面预留校准通道，在校准模式下给所有通道灌入同一个参考脉冲，记录每个通道的修正系数，在固件里做数字校准。

实测时，校准系数的稳定性也很重要。有的通道白天和晚上的修正系数不一样，那是因为温度漂移引起失调变化。这时候可以先做一次实验室温度循环测试，看看修正系数随温度的变化趋势，如果在工作温度范围内系数变化小于允许误差，那就用固定系数即可；如果变化太大，就需要在通道里设置温度传感器，做动态温度补偿。

6. 一点个人经验

最后说个我自己的体会。峰值保持器这个电路，很多人觉得它就是个简单的模拟器件堆叠，真正调试起来才知道水有多深。我做过的项目里，凡是能顺利收敛的，无一例外都是因为前期指标拆解得足够细，仿真对比做得足够多，PCB布局守住了原则。反过来，凡是后面反复改版救火的，基本都是因为一开始想当然、省略了某个看似不起眼的步骤。

调试过程中，我强烈建议养成“每一个关键节点都留测试点”的习惯。保持电容正端、比较器输出、复位驱动输出、电源输出，这些节点在调试时几乎都会被用到。如果PCB上没有预留的测试点，到时候飞线测量，引入的寄生参数反而会干扰电路状态，越测越乱。

另外，如果项目时间允许，建议在正式画板之前先搭一个面包板或者洞洞板的原型电路，做一次最基本的“能不能抓住脉冲”的验证。虽然原型板的高频特性很差，不可能测出最终精度，但它能提前暴露逻辑和时序上的硬伤，比如比较器极性接反、复位作用反了这类低级错误。这类问题如果在PCB阶段才发现，改板周期轻则两周，重则一个月，非常浪费时间。

高速窄脉冲峰值保持设计是一门实操性极强的工程手艺，网上能查到的资料多是某个具体芯片的数据手册应用笔记，真正系统性讲完整链路的内容很少。希望这篇内容能帮你建立起从指标分解、架构选型到器件计算、仿真验证、PCB布局、实测调试的完整脉络。下次再碰到类似的窄脉冲测幅需求，至少不会一头雾水，而是能按图索骥，一步步把问题拆开解决。