企业官网建设流程全解析

Cadence这种工具，学习曲线陡是出了名的，但真用上手之后你会发现，难的不是哪个命令按哪个键，而是整条数据链路能不能顺畅走通。标题里这串关键词——Capture、Allegro、网络表、原理符号——其实就覆盖了一块PCB从逻辑设计走向物理设计最关键的前半程。很多朋友会把Allegro拼成Allergo，实际上官方名字是Allegro，但这不影响我们讨论问题。这篇就来一次“分布演示”，也就是把从原理符号到网络表这条路一步一步拆开，讲清楚每一步在做什么、为什么要做、报错时怎么顺着日志追到根因。内容主要面向刚接触Cadence的硬件工程师，也适合已经被网络表报错折磨到摸不着头脑的同学。你以为只是点一下Create Netlist就能进Allegro开始连线？这里面的坑，远比想象的多。

1. 原理符号才是整条链路的起点：画连线之前先建好“数据卡片”

1.1 原理符号不是“方块加引脚”，而是网络表的数据源头

在OrCAD Capture里，所有放在原理图上的器件都来自一个符号（Symbol）。很多新手对符号的理解就是“画了个矩形，引出几根引脚，长得像芯片就行”。但站在网络表导出的角度，原理符号是一个不折不扣的数据卡片，它决定Allegro能不能正确识别这颗器件、能不能把引脚焊盘匹配上、能不能把网络连接关系理顺。

一个完整的原理符号包含三层信息：图形层，也就是你在画布上看到的形状；引脚层，每个引脚有独立的编号和名称，这是网络连接的物理端口；属性层，包括位号（Reference Designator）、Value值、PCB Footprint封装名、厂商型号等元数据。生成网络表的时候，Capture就是把这些信息按固定语法写成文本文件，所以符号里任何一个属性字段不对，网络表就会在导入Allegro时报错，或者更糟糕的是不报错但暗藏隐患。

我习惯用一个类比来跟新人解释：原理符号就像一张快递单，图形是收件人的名字，引脚是精确到门牌号的收货地址，属性是快递内容说明。网络表就是快递公司后台生成的分拣单，Allegro拿到的不是你的快递单原件，而是分拣单。分拣单上的信息错了，包裹自然送不到正确的库位上去。

1.2 创建原理符号时必须遵守的“网络表友好”规则

自己画符号是很多工程师绕不开的活，尤其是涉及新器件时。以最普通的0402电容为例，大多数人会新建一个Part，画两个引脚，填好位号前缀，然后存库。但我要多说三件事：

• 引脚编号必须唯一，且与Allegro封装焊盘编号一致。Capture符号里电容两个引脚编号如果叫“1”“2”，Allegro封装里两个焊盘的Padstack命名也得是“1”“2”，任何一边写成“A”“B”都会导致导入时报Pin Number Mismatch。很多自建封装翻车都翻在这里。
• PCB Footprint属性必须与封装文件名精确匹配。注意“精确”指的是没有多余空格、没有中文括号、大小写一致。Capture生成网络表时不会去验证这个字符串是否真的存在在你指定库路径里，它只负责把这个字符串抄进pstchip.dat。等Allegro端找不到封装，你才回过头来查，一来一回非常浪费时间。
• 隐藏的电源引脚要单独处理。运放、芯片这类符号经常会把VCC和GND引脚设为Power类型并勾选Visibile不显示，原理图清爽了，但如果你没有在引脚属性里定义好网络名（通常是Power引脚自带的Net Name），网络表导出之后这些引脚很容易变成悬空节点，Allegro里会看到一堆莫名其妙的单点网络。

如果你用的是Cadence 17.2以上版本，创建符号时还可以在Pin属性里设置Pin Function，功能引脚（Input/Output/Power等）分类清楚之后，网络表导出和后续DRC检查都会省心很多。这不是必须项，但建议养成习惯。

1.3 建库不是一次性的，用CIS把字段做成规范

OrCAD Capture CIS（Component Information System）的价值，在生成网络表时会体现得淋漓尽致。CIS库本质上是一个数据库，把元件厂家、位号、Value、PCB Footprint、手册链接、甚至采购编码全部集中管理。通过ODBC数据源连接到Capture后，从CIS库拖出来的符号自带完整的属性，你不需要在原理图里手动敲Footprint。

“Cadence怎么设置ODBC数据源”是一个很多人搜过的问题，常见的失败原因是64位系统装了32位的Capture，但ODBC数据源配置在64位管理工具下，两边对不上。如果你遇到Capture启动后CIS面板一直转圈，或者提示无法加载数据库，大概率就是ODBC位数不匹配。这个问题看起来和网络表无关，但它间接导致了很多人放弃CIS，回到手动填属性的老路——然后又在网络表导出上踩坑。所以我的建议很直接：在CIS上花一天时间把常用库配好，后面每次生成网络表都是在省时间。

2. 网络表在Capture和Allegro之间到底扮演什么角色

2.1 逻辑设计与物理设计中间的“翻译官”

Capture管的是逻辑连接，Allegro管的是物理铜箔和封装落位。你在Capture里连一根线，表示两个引脚在电气上是同一条网络，但这根线并没有实际宽度、没有坐标、没有焊盘形状；Allegro需要的是每个元件放在板子哪个位置、每个器件哪个引脚属于哪个网络、网络走哪一层。两者之间不通语言，必须靠一份中间数据来翻译，这就是网络表.

网络表不是Cadence发明的概念，所有EDA工具链都有类似的中间文件。只不过在Cadence的Capture到Allegro流程里，网络表被设计成一组固定的文本文件。很多人不理解为什么不能像其它工具那样一个文件搞定，非要生成一堆。其实这样反而对故障排查有好处——元件信息、引脚属性、网络连接各司其职，哪个环节出错，看哪个文件，定位更快。

2.2 生成网络表之前，我强烈建议先跑一遍DRC

不要省掉DRC这一步。Capture自带的Design Rules Check里有一项“Single Node Net”检查，专门抓只连接了一个引脚的孤立网络，这种网络在网络表里会出现，但在Allegro布线阶段经常被忽略，直到板厂回来说“这根线没连上”才反应过来。还有一项“Off Page Connector”方向检查，多页原理图里如果出口方向相反，网络表会把两个同名off-page当成两个不同网络，导致跨页连接静默失效。

DRC的报错不一定都是致命的，但你在点Create Netlist之前花两分钟跑一遍，能过滤掉60%以上的低级错误。另外要注意，DRC结果里的“Warning”也别全忽略。大多数项目里Warning是允许存在的，但诸如“duplicate reference”“package missing footprint”这类警告，是网络表报错的前兆，看到就回去改，别拖。

还有一个小习惯：生成网络表之前，检查一下有没有元件位号重复。从别的原理图复制粘贴过来的模块经常自带一套位号，如果原图没有执行Cleanup，两个模块里可能同时存在R1，Capture会给出警告，但有时并不阻止网络表生成。等Allegro导入时重复的位号就会引发混乱，布局阶段才发现两个R1根本没法区分。

2.3 Create Netlist对话框里，格式选错等于白干

很多第一次导出网络表的人会盯着Create Netlist对话框发懵：TTL、SPICE、PADS、Allegro……到底哪个才是给Allegro用的？答案是选Allegro，更准确地说，是选带有“Allegro”字样的选项。选错格式导出的文件，Allegro完全读不了。

选择Allegro后，Capture会调用内置的PCB Editor导出工具，在你指定的路径下生成一组以pst开头、dat结尾的文件。这个过程通常在几秒内完成，但如果你在allegro目录里只看到一个文件，或者看到了文件但大小写着0KB，那说明导出过程其实失败了。失败的常见原因包括：工程路径里有中文空格、库文件被占用、Capture和Allegro版本跨代太大。

版本问题我单独说一句。Cadence 16.6的项目拿到17.4里用，大部分时候是能兼容的，但偶尔在生成网络表时会报错，而且报错信息并不直观，比如某个DLL无法加载。这时候别急着怀疑软件安装坏了，先把设计里的所有符号属性检查一遍，尤其是Value里是否含有中文或特殊字符。我遇到过输入法半角全角混用导致的乱码，在Capture里看着没问题，但写到pstxprt.dat里就是非法字符。

3. 分步演示：从原理符号拖出来到网络表文件落地

3.1 先搭目录结构，让Capture和Allegro共享库路径

每次开新项目，我的第一件事不是创建原理图，而是把文件夹结构搭好。一个干净的项目根目录至少有四个子目录：library（放olb符号库和Allegro封装库）、datasheet（放器件手册）、project（放.dsn原理图和.opj工程）、release（放输出文件、BOM、网络表、Gerber）。这样做的好处是，Capture和Allegro都能用相对固定的路径指到同一个library目录，网络表导出后，Allegro搜索封装库时不会因为路径不一致而找不到。

很多人的网络表导入报错，说穿了就是封装库路径不一致。Capture里Footprint属性填的是C0402，Allegro的User Preferences里psmpath和padpath却没有指向包含C0402.dra和C0402.pad的目录。软件是死的，它不会自动帮你全盘搜索。目录统一之后，这个问题基本根治。

3.2 从CIS库拖出符号，并核对三个核心属性

以STM32F103C8T6的最小系统为例，从CIS库拖出主控后，我至少要核对三处：

• PCB Footprint属性，应该填LQFP48，或者在库里已经建好的封装名；
• Pin Mapping顺序，PA10在符号里是第10脚，到Allegro封装里也必须有一个叫10的焊盘，顺序错位是硬伤；
• 电源引脚设置，多个VDD焊盘和多个VSS焊盘，要确保它们归属到正确的电源网络，否则网络表合并网络时会乱。

接下来放电阻、电容、晶振。从库里每拖一个电容，Capture都会自动递增位号，但如果是其它地方复制过来的模块，位号可能不是从当前设计续编的。这时候执行Tools -> Annotate，选择Incremental reference update，让它按原理图摆放位置重新排位号。这一步我每次都会做，避免后续BOM和网络表对不上。

3.3 连线时的几个“伪连接”重灾区

原理图连线看着简单，但网络表恰恰在这里最容易埋雷。Capture里区分“电气连线”和“普通画图线”：wire是电气走线，有网络属性，会被写进网络表；graphic line只是画图用的线条，不参与电气连接。很多人用graphic line把两个引脚连起来，图面上是通的，网络表里却是断的。检查方法很简单，用鼠标点一下那条线，如果属性是Wire，才能连网络；如果是Line，删掉重画。

电源和地建议不要用Wire加文本标签的方式连接，而是直接放Power符号。在Capture的库列表里找到CAPSYM，里面有VCC、GND等电源符号，放置后双击属性可以修改网络名。这样做的好处是网络表能明确识别电源网络，而不是靠字符串匹配。设计里有3.3V和5V时，我通常会复制两个VCC符号，分别命名为3V3和5V，这样原理图上肉眼也直观，网络表也更严谨。

连线完成后，我习惯用Capture的“Netlist Preview”功能（部分版本在Tools菜单下有类似入口），把所有电源网络高亮出来检查连接点数量。比如3V3网络应该连着STM32的VDDA、VDD以及几个去耦电容，如果发现只有一个连接点，肯定是漏了线或标错了网络名。

3.4 真正点下Create Netlist，然后读懂三个文件

确认以上都没问题后，点击Tools -> Create Netlist，选择Allegro。这里有几个选项需要说明一下：如果你只想生成网络表文件，不想自动启动Allegro，就不要勾选“Open in PCB Editor”之类的选项；如果你希望Allegro窗口弹出并直接进入导入界面，可以勾选。我用的时候一般保持默认不勾选，因为二次导入前我还会自己检查文件。

生成成功后，找到输出目录下这三个文件，它们就是网络表的核心：

这三个文件都是纯文本，用记事本或VS Code就能打开。pstxnet.dat虽然是给软件读的，结构也有些晦涩，但你至少应该确认里面能搜到几个关键网络名，比如GND、3V3，并且能隐隐看到它们下面跟着一串“位号.引脚号”的记录。如果搜不到，大概率是原理图连接有问题，回去查连线，别急着导入Allegro。

4. 网络表导入Allegro：校验过程才是重点

4.1 Import Logic入口与路径设置

Allegro导入网络表的入口在File -> Import -> Logic。在弹出的对话框里，Logic type选Allegro（如果版本较老，可能写作Design Entry HDL或OrCAD Capture），然后在Netlist File里指定pstchip.dat所在目录，Allegro会自动寻找另外两个同目录文件。

有个细节：Allegro读取网络表时，不是随便拿一个文件就完事，它会按文件名约定去寻找另外两个兄弟文件。所以如果你重命名过pstxnet.dat，或者只拷贝了pstchip.dat到另一个目录，就会报missing file。我见过有人在邮件里只发了pstchip.dat给同事，对方导入时反复失败，就是这个原因。

导入开始后，Allegro底部命令窗口会刷新，显示当前读到的元件数、网络数，以及任何警告和错误。看到“Netrev completed successfully”的提示，说明网络表基本没大问题，但注意，这并不代表所有封装都在库里。它只是说语法没问题，元件引用是否有效还要继续验证。

4.2 一个我从“Device not found”追到根因的完整案例

举一个真实发生过很多次的排查场景。导入网络表时，Allegro命令行报了一句ERROR(SPMHA1-42): Device not found for 'R5'。

很多新手到这里就开始急，去Allegro库路径里瞎翻，其实完全没必要。正确的排查链路是这样的：

第一步，打开pstchip.dat，搜索R5。我看到这一行：R5 100k R0402_RF。注意，这里封装名是R0402_RF，但是我的封装库里只有R0402，根本没有R0402_RF这个文件。Capture生成网络表时不会验证封装是否存在，它只负责把你填的属性原样写进了pstchip.dat。

第二步，回到Capture原理图，找到R5，打开属性框，看到PCB Footprint字段确实填的是R0402_RF。这个值大概率是某个库文件自动带出来的，也可能是之前为了区分高精度电阻时随手填的，后来封装库清理却没有同步。

第三步，把Footprint改成R0402，重新生成网络表，再导入Allegro，问题消失。

这个案例想说明的是，绝大多数“Device not found”都不是Allegro坏了，而是Capture端属性与Allegro库不一致。以后遇到类似报错，第一反应应该是开pstchip.dat去查，而不是去Allegro的菜单里翻找。

4.3 常见报错对照表与netrev.lst的妙用

除了Device not found，还有几类高频报错，我整理成下表，方便你直接对照：

每次Allegro导入网络表后，工作目录里会生成一个netrev.lst文件。这个文件是排查问题的宝藏。界面上的报错信息往往被截断，或者混在一个很长的日志里，但netrev.lst会非常直白地列出每一个元件的处理结果，以及每个ERROR/WARNING发生的位置。我会在导入失败后第一时间打开这个文件，搜索ERROR，然后顺着行号找到具体的位号或网络名。很多教程不提这个文件，但实际排错效率极高。

5. 让“符号到网络表”这条链路更省心的进阶操作

5.1 用CIS字段映射消灭手工填写

如果你已经被网络表折腾到怀疑人生，核心问题往往不是软件，而是原理图库里元件属性太混乱。我建议认真配置CIS字段映射，把Capture符号属性与数据库字段做成强一致。比如：

• 数据库里的“CAPTURE_PKG_TYPE”字段映射到PCB Footprint属性；
• “CAPTURE_VALUE”字段映射到Value属性；
• “MFG_PART_NUMBER”字段映射到厂商型号，顺带还能在BOM导出时直接用。

这样从CIS库拖出来的每个符号，都自带正确Footprint，不会因为手滑少打一个字母而白跑一遍网络表。CIS的配置确实需要一点学习成本，但长期来看回报非常高。特别是团队协作时，字段统一后，每个人画出来的原理图风格一致，网络表导出成功率也会稳定很多。

5.2 处理多版本设计的网络表切换问题

部分项目会做硬件版本区分，比如同一块板子，基础版不贴蓝牙模块，高配版贴。Capture的Variant Manager能帮你管理多套BOM和元件值，但要注意：网络表导出默认跟着Base Design走，不跟Variant走。当你需要生成某个变体的网络表时，一定要先在项目管理器里切换到对应变体，让原理图处于该变体的编辑状态，再执行Create Netlist。

我见过一个项目，工程师在Capture里看到的是高配版的原理图，下意识觉得Allegro里也应该是高配版，结果导入网络表后全是基础版的器件。原因就是他忘了切换Variant，网络表导出的还是Base版本。这种问题很难靠报错发现，只能靠流程纪律来规避。

5.3 我每次开新项目的环境检查清单

最后把我在新项目启动时会过一遍的清单分享出来，虽然基础，但每一项都是踩坑换来的：

• Capture的Design Template里，Reference Designator前缀已经配置完，不会出现R_1这种奇怪位号；
• Options -> Package里，确保每个元件都有PCB Footprint和Value属性，没有空白；
• Tools -> Create Netlist的Allegro输出目录，指向项目下的netlist文件夹，而不是系统临时目录；
• Allegro里Setup -> User Preferences -> Design Paths，确认psmpath、padpath都指向项目的library目录；
• 如果项目是从旧版本迁移过来的，确认所有.dra和.pad文件已经重新保存为当前版本格式，不要直接拿旧文件凑合。

这套清单看起来枯燥，但至少帮我避免过80%的“导出失败是为什么”的尴尬。养成习惯后，每次Cadence工程从Capture到Allegro的流程就会非常丝滑。

最后分享一个我个人的工作习惯：生成网络表后，我会在文本编辑器里做一个小批量操作，把所有网络名提取出来，和BOM对照一遍。虽然有点野路子，但它真的帮我在投板之前揪出过两次电源网络被合并的隐患。网络表这件事，说白了就是给原理图“过一遍真”，多花几分钟检查，后面会省下几天的调试时间。