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去年帮朋友看一个温度采集项目，他发来两颗24位ADC的规格书，一颗贵了将近一倍。他第一反应是有没有坑，第二反应是这东西到底差在哪。我说你先别急着比价格，你把ENOB找出来，两个都标24位，但有效精度可能差了不止两个数量级。他翻了半天，又问我哪个是ENOB。我其实挺感慨的，很多做硬件的同行选ADC时还停留在“位数越高越牛”的阶段，参数表第一页看完就下单，结果电路做出来、精度测出来不达标，才回头翻规格书，发现当初那些关键参数根本没注意。

这篇文章我就把高精度ADC选型这件事拆开讲清楚。核心不是教你背参数名字，而是告诉你怎么从需求出发，逐项锁定真正影响精度的指标，怎么用外围电路保住ADC的标称性能。适合正在做精密仪器、传感器采集、工业控制、电源检测的硬件工程师，也适合刚接触数据采集、准备选型但不知道看什么的同学。

1. 选型之前：先搞清楚这几个需求约束

1.1 用系统指标反推ADC需求

高精度ADC选型和买手机不一样。手机看几个大参数就能拍板，ADC选型你得先做一道“反推题”。系统精度要求、信号范围、采样速率、通道数量、功耗限制，这五项里任何一项不同，选出来的ADC可能完全是两个世界的东西。

我习惯先把系统精度要求换算成ADC需要的有效分辨率。比如一个称重应用，满量程输出是20mV，要求测量分辨率达到1μV，那ADC端的噪声水平至少得低于0.5μVrms这种量级，不然连分辨率都保证不了。换算成位数的话，20mV除以1μV约等于20000多，对应15到16位有效动态范围。但这里有个很多人忽略的点：分辨率和精度不是一回事。分辨率是ADC能分辨的最小阶跃，精度是包含各种误差后转换结果和真值的偏差。选型时分辨率只是入场券，真正要扣的是噪声、温漂、线性度这些。

还有一个源头约束是采样率和精度之间的平衡。Delta-Sigma ADC的高精度是靠过采样加数字滤波换来的，采样率跑得越高，有效位数往往越低。比如同一颗24位Delta-Sigma ADC，在2.5SPS输出时ENOB能做到22位左右，但跑到128kSPS时可能只有16位多一点。所以如果你的应用真的需要高速又高精度，可能得换架构或换片子，而不是在同一颗芯片上硬找两全方案。

1.2 架构怎么选：Delta-Sigma、SAR还是Pipeline

ADC的主流架构里，高精度场景基本是Delta-Sigma和SAR两个阵营对决。Pipeline架构主要面向高速通信、雷达这些高带宽应用，精度通常在12到14位，不在本文的高精度范围内。

Delta-Sigma架构可以类比成“慢工出细活”。它用粗量化器配合反馈环路以极高速率对输入信号做噪声整形，再通过数字滤波器把带内噪声压到极低。这种方式对小信号、低频信号的精度优势是压倒性的，所以电子秤、温度测量、地震仪、精密电源监测这类应用基本都是它的地盘。代价也明显：转换时间较长，输入信号带宽受限，不适合做高速采样。

SAR架构的思维完全不同。它像一台天平，先用最高位的砝码试探，根据比较结果逐步逼近真实值。SAR的好处是转换速度可以做得很快，功耗也低，而且没有延迟管线的概念，适合多通道扫描、工业控制环、电池监测这些既要速度又需要一定精度的场景。近年高端SAR ADC配合内部PGA，在16到18位区间也能做到不错的性能。

选型建议很简单：带宽需求在几百Hz以内、追求极致精度，优先Delta-Sigma；带宽在几kHz到几MHz、精度要求16到18位，考虑SAR；如果是多通道复用一个ADC，SAR的逐次比较特性往往更友好。

2. 关键参数逐个拆解：选型时真正要盯的八个参数

2.1 有效位数ENOB：比特数不是“贵”，这才是真相

先纠正一个最常见的认知误区：标称位数不等于实际有效位数。24位ADC标称分辨率是24bit，但把噪声、失真全算进去之后，信噪比折算出来的有效位数往往只有20位甚至更低。ENOB代表的是“在实际信号下能兑现的位数”，这才是选型时真正该看的数字。

计算公式是ENOB等于(SINAD - 1.76)除以6.02。比如某颗24位Delta-Sigma ADC在低采样率模式下SINAD典型值是128dB，代入算下来ENOB约21位，这已经是相当优秀的指标。如果你看到一颗24位芯片在这个条件下SINAD只有100dB，换算下来ENOB只有16.3位，那它标“24位”就更多是营销语言了。

所以拿到一颗ADC，我第一步永远是看规格书里的SINAD、SNR、THD这三兄弟。SNR只算噪声，SINAD把噪声和失真都算进去，THD专门看谐波失真。高精度场景里THD往往比SNR更能反映芯片真实水平，因为有些ADC噪声做得好但线性度不行，大信号一进来谐波满天飞，这时候SINAD会很难看。

2.2 INL、DNL：不要让“好看的分辨率”骗了你

走进ADC的前端，信号经过采样保持、量化比较、编码输出，每一步都会留下误差。DNL和INL就是描述量化台阶偏离理想尺寸的两把尺子。

拿一把刻度不均匀的尺子做类比：理想尺子每一格都是1毫米，DNL就是实际尺子相邻两格的偏差。如果某一格比别的格宽了很多，那么落在这一格的模拟量转换出来就可能跳变异常。对高精度应用来说，DNL太大意味着小信号区域的读数不均匀，直接影响测量的一致性。INL则是整个尺子的累计误差，比如中间某段刻度整体偏短，最后总长度就不对。INL代表了ADC转换关系的整体线性偏差，在诸如三坐标测量、精密电压采集这类需要绝对精度的场景里，INL往往比DNL更致命。

选型时INL的单位是LSB，不同量程、不同采样率下的INL数值也不同。看到表格里给“±2LSB INL”要留意生效条件：是单极性还是双极性输入，是哪个采样率下的值。另外，INL和温度强相关，规格书上给的往往是室温值，高温时如果指标翻倍甚至更多，你得评估产品全温区是否还能接受。

2.3 增益误差、失调误差与温漂

增益误差和失调误差属于“一次性偏差”。失调误差就是零点没归零，增益误差就是斜率不对。这类误差在单板校准时可以干掉：你拿已知电压源做两点校准，把偏移和斜率拉回来。真正难缠的是它们的温漂——加热后零点变了，斜率也变了，校准就失效了。

所以在工业温度范围、户外设备这类环境温度大范围变化的场合，我看数据手册时优先翻TCO（增益温漂）和失调温漂这两行。单位一般是ppm/℃或μV/℃，数值越小越好。举一个实际例子：某颗ADC增益温漂是2ppm/℃，温度从25℃升到65℃变化40℃，增益变动是80ppm，对18位系统来说这几乎吃掉了三四个最低有效位。如果你当地温差更大或精度要求更高，就需要选温度系数更低的型号，或者做动态温度补偿。

顺带提一句“生命值”观念：高精度系统的误差预算是一笔账，ADC自身误差只是其中一项，基准源温漂、电阻温漂、运放失调都会往这个账户里扣，你得预留足够余量。很多设计翻车不是因为ADC不好，而是其他器件的误差早就把预算透支了。

2.4 噪声：ENOB的天花板

ADC选型，噪声是绕不开的核心参数。规格书里噪声通常有两种表达方式：输入等效噪声密度，或者不同采样率下的有效噪声分辨率。前者单位是nV/√Hz，后者直接告诉你信噪比和ENOB。

设计采集系统时，我最常做的就是拿噪声密度乘上信号带宽，估算系统总的等效输入噪声，看看能不能满足分辨率要求。比如某颗ADC的输入噪声密度是25nV/√Hz，信号带宽是10Hz，理想情况下总的等效噪声约80nVrms。如果系统要求1μV分辨率，这还有余量；但如果信号带宽扩到1kHz，等效噪声就是0.79μVrms，分辨率要求高的话就够呛了。这个估算非常重要，可以让你在选型阶段就判断够不够，而不是等PCB回来了才发现信号淹没在噪声里。

噪声还有个容易被忽视的性质：采样率和分辨率之间存在跷跷板。Delta-Sigma ADC的数字滤波器截止频率越低，带外噪声滤得越干净，有效位越高。所以在能满足带宽需求的前提下，尽量选择低输出速率，往往能把ENOB拉高两三个位。

2.5 输入阻抗：不要等到信号被吃掉才后悔

很多工程师忽略ADC输入阻抗，尤其是连续逼近型SAR和某些Delta-Sigma内部集成缓冲器之前，输入结构是开关电容阵列。采样瞬间需要从信号源抽取一小股电荷，如果信号源输出阻抗过高，这股电流就会造成电压跌落，等你采样保持结束后电压还没恢复，转换结果自然就偏了。

怎么判断问题严重性？看规格书里给出输入阻抗值或者等效电容值，再结合信号源阻抗，估算采样建立误差。如果你手头是电桥、传感器这类高内阻源，强烈建议在ADC前面加一级高输入阻抗的缓冲运放或仪表放大器。用这样的方式把源阻抗拉下来，ADC的开关电容才不会“咬”住信号不放。如果你直接拿几十kΩ的内阻去驱动SAR，读数跳动通常不是在电池就是发出噪声。

另外，有些Delta-Sigma ADC内部有可编程增益放大器，PGA的默认输入阻抗在不同增益下差异很大。高频段低增益时输入阻抗很低是正常现象；一旦增益调到128倍，输入阻抗可能只剩几十kΩ。信号源每增加1kΩ内阻，增益误差就多一笔，这时候真要小心。

2.6 基准电压源：被低估的第二主角

ADC的转换精度上限，是由它的参考电压决定的。这句话怎么强调都不为过。如果基准源漂了10ppm，即使ADC本身零误差，最后的转换结果也会等比地漂10ppm。很多工程师把大部分预算花在ADC上，却用便宜基准源，结果整体性能被基准拖垮，这个坑我见过太多。

选基准源时要看三个指标：初始精度、温漂、噪声。初始精度不够可以校准，但温漂和低频噪声很难后期补救。低频噪声（0.1Hz到10Hz范围内的峰峰值噪声）直接影响ADC的短时稳定性，尤其对精密测量是致命的。

举个实际例子：某颗基准源在25℃时输出2.5V，温漂5ppm/℃，工作温度从25℃到85℃，输出就要变化300μV。对一个满量程5V的24位ADC来说，300μV意味着差不多2个LSB的偏差；如果系统要求14位精度，这两个LSB还可以接受，但如果你目标是20位精度，这颗基准根本不能用。经验上，20位级别的系统至少用温漂≤2ppm/℃、噪声≤10μVpp的基准源，且推荐用外部基准，不要依赖芯片内部基准。

2.7 电源抑制比与功耗：别只盯着精度栏

ADC是模拟数字混合芯片，模拟电源和数字电源相互耦合是最常见的“隐形杀手”。特征参数是电源抑制比PSRR，它衡量电源上的纹波干扰在ADC输入端体现出来的大小。高精度ADC的PSRR通常在60到100dB之间，但实际应用里，开关电源的高频噪声若直接串入VREF引脚或AVDD引脚，等效输入误差远比想象的大。

因此，我从不在高精度ADC的电源路径上直接上DC-DC。一般都采用“线性稳压+π型滤波”的组合：低噪声LDO从开关电源后面取电，再经过磁珠或RC滤波分别给AVDD、DVDD和VREF供电。同时，模拟电源和数字电源的地要单独走，最后在ADC附近单点汇合，防止数字地电流注入模拟地形成电位差。

功耗也要考虑，对应的是自热效应。芯片内部功耗越大，芯片温度越高，失调、增益、噪声指标都会恶化；对超高精度器件，这种自热会反映成读数随时间漂移。所以做高密度多通道采集板时，我会严格控制单通道功耗预算，选择功耗能调节的ADC（比如可关断部分通道或调节滤波带宽的型号）。

2.8 采样率、输出接口与封装这些“软参数”

除了硬指标，采样率、数字接口、封装尺寸会决定你的系统能不能落地。

采样率方面，Delta-Sigma ADC的输出数据率通常是可编程的。数据率过低，某些对响应时间敏感的应用会卡壳；数据率过高，ENOB掉得厉害。你要么选择一个数据率档位刚好满足带宽和精度平衡的产品，要么就选择支持多通道复用、能自由配置数据率的型号。

数字接口方面，SPI是最常见的，个别24位ADC支持同步多通道输出。这里要特别注意接口时序：某些高精度ADC输出数据率很高时，SPI时钟频率必然高，数字走线如果和模拟输入走线靠得太近，数字边沿的噪声会直接耦合到模拟前端；这个在布局上必须提前规划。此外，确认你的MCU或FPGA能否支持该ADC的时序约束，否则软件还要擦屁股。

封装方面，高精度ADC很多是小封装，比如MSOP、QFN、甚至WLCSP。小封装省空间，但散热引脚和附近布线拥挤，工厂焊接质量或返修时稍不留神就可能损坏器件。做样机可以选大一点的封装，量产再降封装尺寸，这是稳妥做法。

3. 选型之后：外围电路决定“最终精度”

3.1 模拟输入路径设计：缓冲、滤波、钳位

ADC芯片再强，它的性能上限也要靠前端电路来保。模拟输入路径的第一步是信号源阻抗匹配和缓冲。我之前讲过输入阻抗问题，实际解决办法通常就是在ADC前端加一级低噪声运放或仪表放大器，把源阻抗和ADC隔离开来。

运放选型有一个关键限制：它的噪声和带宽要和ADC匹配，不能成为系统新噪声源。同样的信号链，用等效输入噪声密度30nV/√Hz的运放驱动一个ENOB为22位的ADC，那么运放自身噪声就已接近ADC低位；更糟的是，高速运放的高频摆率会引入谐波，影响失真指标。所以在这个环节我习惯用一个经验法则：运放的等效输入噪声密度尽量低于ADC输入等效噪声密度的三分之一，带宽可以放宽裕量，但在信号频带内高频增益要收住。

滤波方面，Delta-Sigma ADC自带数字滤波，但抗混叠仍然需要模拟低通。一阶RC滤不掉稍高一点的带外噪声，二阶有源或多阶无源更可靠。同时，RC的时间常数也要注意别把信号压得太狠，要在带宽和建立时间之间找平衡。还有一个细节：如果输入线可能接错或瞬时过压，务必在信号输入端加钳位二极管，否则你精心选的ADC可能在第一次上电瞬间就坏掉。

3.2 基准电压源和采样时钟的“洁净度”

前面说过基准源的重要性，这里补充一下实际做法。高精度ADC应用里我推荐独立的外部基准芯片，而不是用芯片内部基准。虽然内部基准能省一颗器件，但它的噪声和温漂一般远不如外部专用基准。

一个常见布局错误是把基准芯片放在远离ADC的地方，中间还穿过数字信号线。数字线的边沿瞬态会通过空间耦合到基准输出端，导致VREF上出现毛刺。这个毛刺会直接调制转换结果。正确的做法是基准芯片靠近ADC的VREF引脚，用星形走线单独连接，参考输出端到ADC引脚之间加一小容量去耦电容，但电容值不宜过大，否则基准输出建立速度变慢。

采样时钟这块也值得一提。Delta-Sigma用主时钟直接驱动调制器，主时钟上的抖动虽然对低频信号影响有限，但如果你用外部晶振给ADC，晶振供电和地要处理干净，否则抖动的时钟底噪声会以另一种形式进入数字输出。

3.3 PCB布局与去耦的实操细节

高精度ADC的PCB布局，核心是“分区、短回路、单点汇地”。

模拟输入、基准源、模拟电源的地电流要和数字地分开。常见做法是板子分成模拟区和数字区，模拟芯片和数字芯片各归其位，只在ADC下方或电源入口处单点连接。这里有个容易被绕进去的误区：一味把整块地割裂开，反而会造成地电位差，模拟地上的干扰通过切割缝隙时还会辐射串扰。比较稳妥的方式是保证一个连续的地平面，在这个平面上做分区，而不是杀出一条极窄的地线缝。

去耦电容方面，务必将0.1μF和10μF电容放在ADC电源脚旁边，用短而粗的过孔直接落到地平面。基准源输出脚附近的去耦电容也是同理。很多过不了EMC或精度测试的板子，就是电源脚旁边两个电容的位置差了几毫米，导致的去耦环路面积过大。放大器的负反馈环路等地方也必须留意布局紧凑性，但这里最核心的结论是：高精度系统的成功，七成在布局。

3.4 抗混叠与实际采样率选择

有些初学者会问：Delta-Sigma内部不是有数字滤波器吗，为什么还要模拟抗混叠？

数字滤波器能滤掉带外的量化噪声，但无法处理发生混叠前已经进入ADC输入端的模拟频率成分。如果一个高频干扰信号落在采样率的整数倍附近，它会被“折叠”回低频段，数字滤波器完全无能为力。所以在模拟前端设置一个相应带宽的低通滤波器，永远是必须的。

实际采样率选择要看信号最高频率分量。理论上采样率满足奈奎斯特条件即可，但实际工程我会留至少4到10倍余量：一来减轻抗混叠滤波器的陡峭程度，二来让数字滤波器有更充足的带外抑制余量，三来降低谐波污染的影响。对高精度低频测量，我通常把数据率设在信号带宽的10到50倍之间，配合内部数字滤波一起把带外噪声抑制到极致。

4. 一个实战选型过程复盘：从需求到型号

4.1 需求描述与参数计算

我拿一个实际的四通道温度采集项目来演示。需求是：PT100测温，分辨率0.01℃，采样率每通道每秒10次，环境温度范围-20℃到60℃，系统总精度要求0.05℃以内。

PT100在0℃附近灵敏度约0.385Ω/℃，激励电流1mA时信号变化约0.385mV/℃。0.01℃分辨率意味着对应电压分辨率约3.85μV。再加上我想要的噪声余量，ADC输入端的有效噪声至少要低于1.5μVrms。考虑到系统总精度0.05℃，大约对应19μV左右的电压误差，这给温漂、基准、运放留了比较充裕的预算。

4.2 候选型号与对比表格

在市场上扫一圈，重点看几个常见的24位Delta-Sigma ADC。我列了个对比表，你可以感受一下选型时真正要做的是哪些权衡：

这个表里比较有意思的是ADS1262和AD7175-8：前者ENOB极高但采样率低、功耗低，适合极精密但低速的场景；后者采样率更高、通道更多，是高密度工业采集的好选择。如果你确定测温是主场景且对功耗敏感，AD7124系列也很值得考虑，它针对低功耗传感器应用做了大量优化。

4.3 为什么最终选了某个型号？

我的选择是AD7124-4。理由几个：一是PT100测温只需要极低带宽，芯片在10SPS输出数据率下的ENOB表现足够支撑0.01℃分辨率；二是它集成可编程激励电流源和PGA，前端电路不需要额外的高精度激励源，简化设计；三是在全温度范围内它的温漂指标足够好，配合校准后系统精度能稳定在0.05℃以内；四是每通道功耗极低，四通道全开也不到几毫瓦，板子自热可以控制得很小。

这里想强调的一点是：选这颗不代表它最贵或最好，而是它的特性曲线刚好匹配这个需求。如果你换个高速振动监测应用，AD7124的性能优势就完全发挥不出来，反而需要AD7768这类带低延迟数字滤波的高速Delta-Sigma。选型永远是拿需求去套参数，而不是拿参数去套需求。

5. 常见问题与排查技巧实录

5.1 温度漂移导致精度漂移怎么排查

现象：设备早上校准好好的，下午读数偏了，误差值和环境温度变化高度相关。排查思路分两路：第一路查基准源温度曲线，用恒温箱或热风枪局部加热基准芯片区域，观察输出读数变化速率，如果加热基准区域时读数变化剧烈，说明基准温漂过大；第二路查ADC自身的失调温漂和增益温漂，用手或热风给ADC加热，如果没有明显变化，但加热基准时读数变化明显，基本判基准源罪魁。

解决手段：换温漂系数更低的基准源，或增加软件温补表。但是温补表对基准的迟滞特性无效，所以本质还是从源头选型控制温漂。我自己的准则是：系统精度要求越高，预算里基准源的地位越高，绝不能省。

5.2 地弹、电源纹波、干扰导致噪声偏大

现象：ADC输出在静止输入时出现明显的跳动，峰峰值远大于理论噪声。这种问题八成在电源和接地。排查时先看VREF引脚上的纹波，用示波器10倍探头配合短地线看，若纹波有几十mV甚至几百mV，那就是电源和去耦没做好。再看数字地和模拟地的连接点是否合理，数字走线是否跨越了模拟区域。

解决方案通常三步：第一步，在电源入口加磁珠和多个电容组成的π型滤波；第二步，把数字通信线远离模拟输入和基准走线，必要时包地；第三步，也是我最爱用的排查技巧，用“串一个10kΩ电阻断开信号源”的方法测试，如果断开输入后噪声依旧，那问题一定在ADC自身供电或参考，和前端无关。

5.3 基准电压源选错或布局错误

这里分享一个经常踩的坑：基准电源输出端去耦电容选大了。例如，参考芯片输出脚放了10μF钽电容，ADC采样瞬间向VREF抽取电流时，VREF电压恢复到稳定状态的时间被拉长，转换结果出现“周期性抖动”。这个现象用示波器看VREF波形不一定立刻发现，因为毛刺很窄，但转换数据会在某几个点规律性偏差。

解决方法是通过规格书确认参考源能承受的负载电容范围，一般0.1μF到1μF比较稳妥；若用了远大于规格的电容，把电容改小，同时检查PCB走线阻抗。另外，参考源的电源脚也要单独走低频去耦和高频去耦，不能和ADC数字电源混在一起。

5.4 采样率与ENOB矛盾时的权衡

很多工程师会遇到“想要够快又够准，结果两边都不够”的局面。比如做多通道振动采集，每个通道10kHz带宽，希望每通道能用上20位以上的有效位数，现实很残酷：一般Delta-Sigma ADC在数据率拉高后ENOB会明显下降。

我的建议是分级处理：先把任务分成“宽带但低精度”和“窄带但高精度”两类。如果是低频高精度测量，降低采样率、拉长积分时间、利用数字滤波换取ENOB；如果是高频信号，就接受16到18位的现实，同时在硬件上做好抗混叠，用SAR ADC换速度。另一个折中方案是用多颗ADC并行通道，每颗跑较低数据率，再用MCU做同步聚合，虽然成本上去了，但经典意义上“又快又准”的需求只能这么解。

5.5 常见选型问题速查表

6. 结束前的一点个人体会

选型做了这么多年，我最大的体会是：高精度ADC选型不是一道“选芯片”的题，而是一道“定系统”的题。芯片只是整个链条上的一环，基准源、前端运放、电源、布局、采样率策略，每一环都可能让ADC的标称性能折损大半。所谓选型，其实是把整条信号链统筹规划出来的过程。

如果你准备开始一个新设计，我只给一个建议：先把系统指标拆解成电学指标，再拿这些电学指标去套ADC的参数，最后带着ADC的手册去设计外围电路。千万别每天泡在论坛里问“这颗芯片怎么样”，而是先问自己“我的系统到底需要什么样的参数、什么样的外围、什么样的精度预算”。数据手册上的每一个数字，都是在告诉你该怎么和它协作。