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ERROR(SPMHGE-7): File not found: C:/Cadence/lib/xxx/0603.psm

这行红字，估计劝退过不少人。我第一次拿Allegro做项目的时候，就在网表导入这一关卡了整整一个下午。原理图画得好好的，一到File → Import → Logic，铺天盖地的Error，一个器件都进不来。后来折腾明白才发现，几乎所有问题都出在两件事上：封装库路径没指定，或者网表格式没选对。

这篇笔记就专门把“封装库路径指定”和“网络表导入”这两件事彻底讲清楚。目标读者是刚接触Allegro、正准备从OrCAD原理图往PCB走的新手，当然，如果你已经画过几块板，但一直被各种导入问题困扰，也可以对照着查漏补缺。

1. 先把流程跑通：网表导入到底在做什么

很多刚入门的同学容易把Allegro当成一个独立画板工具来学，上来就想直接放器件、拉线。但真实工作流里，Allegro很少单独使用，它前面一定接着一个原理图工具，最常见的就是OrCAD Capture。两个工具之间的衔接，靠的就是网表。

1.1 原理图与PCB之间的“翻译官”

网表，英文叫Netlist，本质上是一份纯文本格式的元件连接清单。它把原理图里画出来的每一个元件、每一个引脚、每一条网络，用固定的格式记录下来。Allegro拿到这份清单后，才能在PCB编辑器里“凭空”创建出对应的元件封装、焊盘以及网络连接关系。

你可以把网表理解成一份购物清单：原理图是你要买什么、买多少，网表是把这些信息按超市货架编号整理成你能直接推着购物车去找的条目。只要清单写清楚，Allegro这个“超市管理员”就能把对应货架上的东西一件一件摆到你购物车里。如果某件商品在仓库里没有，它就站在原地报错，告诉你“0603.psm找不到”。

所以，网表导入成功的前提，不只是网表文件本身正确，更关键的是Allegro必须能够找到网表里写到的所有封装文件（.psm)、焊盘文件（.pad）、以及可能的Flash热焊盘文件（.fsm/.bsm）。这就是为什么封装库路径指定必须走在网表导入前面，顺序反了，问题一定找你。

1.2 为什么Allegro只认自己的网表格式

Allegro支持的网表格式不止一种，至少能见到Allegro格式、第三方格式（第三方工具如PADS、Protel生成的网表）等。我们日常用OrCAD Capture配合Allegro，最稳妥、最不容易出问题的，就是直接导出Allegro格式的网表。

Allegro格式网表的特点，是它在导出时就已经把元件的封装名、位号、Value、网络连接关系都按照Allegro内部数据结构整理好了，还会生成一份日志文件记录导出过程中的警告和错误。相比之下，第三方网表格式需要经过Allegro再做一层“翻译”，映射不对就容易出偏差。所以，除非你确实需要跨工具导入，否则别偷懒，直接选Allegro格式。

另外，从16.6到17.2再到现在的17.4、22.1这些版本，Allegro格式网表文件本身的兼容性一直做得不错。高版本打开低版本生成的网表基本都能识别，但反过来，老版本Allegro导入新版本生成的网表，有时会提示版本不识别。这个细节，后面在常见问题里会再展开。

2. 封装库路径指定：新手第一道坎

说句实在话，Allegro本身并不复杂，复杂的是它的配置体系。封装库路径，就是这套配置体系里你绕不过去的一个环节。设置不当，导入网表时就会像开头那样报错，而且一报就是一堆，看起来非常吓人。

2.1 padpath与psmpath：一个负责焊盘，一个负责器件

Allegro的封装库路径，主要在Setup → User Preferences → Design Paths里设置。你需要关注的配置项，最常见的就两个：

• padpath：焊盘文件路径，存放.pad文件。
• psmpath：封装符号（元件封装）路径，存放.psm文件和对应的.dra文件。

在Allegro的体系里，焊盘和封装是分开存储的。一个电阻封装0603，它本身是一个.psm文件，但它内部引用的焊盘是单独的一个.pad文件（比如smd_0.pad或者0603_10.pad）。Allegro在放置元件时，会先去psmpath里找.psm，找到之后再去padpath里找对应的.pad。只要有一条路径缺了，这个元件就放不进来。

另外提醒一句，如果你用到热焊盘（Thermal Relief，也就是花焊盘），还需要留意flash symbol路径，有些公司把这部分文件放在专门的flash目录里，有机风格的差分对、电源网络的地平面连接都要靠它。实际配置时，把它加到psmpath里，或者单独指定flashpath都可以，看公司库的目录组织习惯。

2.2 具体设置步骤与路径书写要点

操作路径是：打开Allegro PCB Designer，新建或打开一个.brd文件，然后点击菜单栏Setup → User Preferences，弹出窗口左侧找到Design Paths，展开后能看到padpath和psmpath两个配置项。

设置方法很简单，选中padpath，在下方输入框里填写焊盘库所在目录。如果公司有多个库目录，可以用分号隔开，Allegro会按顺序搜索。psmpath同理。填完之后，点Apply或OK保存就可以生效。这里给一个参考示例：

padpath: C:/libs/company/lib/pads;D:/projects/shared_libs/pads psmpath: C:/libs/company/lib/symbols;D:/projects/shared_libs/symbols

这里有几个实际使用中总结的要点，值得特别注意。

第一，路径里尽量不要出现中文、空格和特殊字符。Allegro很多版本对中文路径支持不好，哪怕显示界面是中文的，内部文件解析仍然容易踩坑。我见过最离谱的案例，是有同事把库放在“D:\器件库\项目A\”里，结果网表怎么导都报错，折腾一上午，改成英文路径后一次通过。所以，宁可麻烦一点，也把库目录规划成纯英文。

第二，路径末尾不要习惯性加反斜杠“\”，尤其不要加“\”后再接空格，容易引发解析异常。建议统一用正斜杠“/”，兼容性最好。

第三，设置完成后，最好先验证一下。可以打开某个封装文件，或者直接执行File → Import → Logic导入一次空网表，看报错是否消失。不要等到正式导入产品网表时才发现路径没配好，那可就耽误时间了。

2.3 库路径设置的三个常犯错误

第一个错误，是只设置了psmpath，漏掉了padpath。Allegro报错可能变成“Error: pad stack not found: xxx.pad”，但你根本没意识到是路径问题，还以为是封装本身做错了。

第二个错误，是路径指向了封装库的上一级目录，而没有精确到包含.psm文件的文件夹。Allegro不会递归搜索子目录，只会按你指定的路径一层一层找，路径必须精确到文件所在那一层。

第三个错误，是多人协作时，各人电脑里的库路径不统一。A机器上能正常导入，B机器上就报一堆找不到文件。这个问题在团队项目里非常常见，解决办法是统一库服务器路径，或者使用相对路径、环境变量来维护。后面第5章节我会专门展开讲。

3. 网络表导入全流程实操

路径配置好了，接下来就是正经的网表导入操作。这一节我会把从OrCAD Capture这边导出，到Allegro这边导入，再到导入后检查的完整流程从头到尾过一遍。

3.1 在OrCAD里导出网表：别选错格式

先在OrCAD Capture中打开画好的原理图，选中根目录（通常是.dsn文件），然后点击菜单Tools → Create Netlist。

弹出Netlist对话框，默认显示的是Allegro页签。注意，这里一定要选“Create Allegro Netlist”选项。旁边还有个“Create Extended Netlist”相关选项，在新版本中可能表述略有不同，但一般保持默认勾选即可。下方还有两个重要的设置：

• Netlist File：输出路径和文件名。系统默认会生成一个名为xxx（与原理图同名）的文件夹，里面装的就是网表文件。
• View Output：导出后自动打开日志文件，建议勾上，可以第一时间看到警告和错误信息。

点击确定后，OrCAD会开始编译网表。正常情况下，几秒到十几秒就能完成。完成后你可以打开输出目录，看看里面是不是生成了这样几个关键文件：

• pstchip.dat：芯片/器件信息，记录元件位号、封装名、Value等。
• pstxnet.dat：网络连接信息，记录每一条网络上有哪些引脚连接。
• pstxprt.dat：元件part信息，进一步细化到每个part的属性。
• pstcmb.dat：组合后的数据文件，相对次要。
• netlist.log：导出过程日志，保存所有警告和错误记录。

看到这几个文件，说明OrCAD这边的网表导出成功了。如果打开log发现有ERROR，先别急着往Allegro跑，回去把原理图的问题解决掉，比如某个元件缺了PCB Footprint属性。

这里要强调一个原则：网表是从原理图“编译”出来的，Allegro只是“读”它。也就是说，原理图里元件的封装属性（PCB Footprint）必须填得和封装库里的.psm文件名完全一致，大小写也不能差，否则Allegro到库里去匹配的时候就会扑空。很多新手犯错，都是因为原理图元件属性里写的“0603”和封装库里的“0603_C”对不上。

3.2 在Allegro里导入网表：每一步都有说法

打开Allegro PCB Designer，建议先新建一个空白的.brd文件，或者打开你事先建好的板框文件。然后点击File → Import → Logic。

弹出的Logic对话框里，有几个关键选项必须理解清楚：

• OpenNetlist Source：选择网表来源。如果前面在OrCAD里导出的是Allegro格式，就选“Allegro”。如果是从第三方工具来的，比如PADS，就选“Third-party”。
• Create Netlist：这里要选择netlist.log文件还是直接选目录。实际操作中，Allegro会根据你选的格式自动去找对应的网表文件。
• Placement：指定元件放置方式，可以选“Automatically place”（自动放到板框附近）或者“Placement by refdes”（按位号有规律摆放）。新手推荐选自动放置，后面再用Quickplace或者Placement Edit来微调。
• Import Cadence-Logical Netlist：勾选后会弹出一个小对话框，需要指定网表目录，就是刚才OrCAD导出时生成的那个文件夹，通常叫xxx，里面放着pstchip.dat等文件。

这儿有个容易忽略的细节：网表目录选择时要选到包含pstchip.dat的那个文件夹，而不是它的上一级。选错目录，Allegro会提示找不到pstxnet.dat之类的文件。

一切就绪后点击确认，Allegro会开始导入。导入过程会持续几秒到几十秒，屏幕上可能快速闪过信息窗口。如果封装库路径配置正确，导入结束后会弹出一个对话框，告知成功创建了多少个元件、多少个网络。如果中间有错误，会有红字提示，你需要去查看导入log详情，常见的报错就是找不到.psm或.pad，这时候回到第2章的路径设置去排查。

导入完成后，按Place → Manually，或者用Move命令配合快速放置工具，就能看到导入进来的元件了。这里注意，Allegro导入网表后，默认元件不会立刻铺满屏幕，经常需要你手动打开Placement工具箱，用Quickplace一键散开，再逐个规划摆放位置。

3.3 导入后必做的三件事

网表导入完成不等于所有事情结束了。我每次导入后都会固定做三件检查，养成习惯后能省掉非常多后期返工。

第一，检查位号是否齐全。用菜单Display → Element，然后点击某个器件，看它的Refdes（位号）是否和原理图一致。如果某些位号没进来，多半是网表导出时漏了元件，或者封装属性没填。

第二，检查网络连接情况。在Logic → Netlist → Edit Netlist，或直接用Netlist菜单查看当前板子的网络清单，和原理图对比一下，看看有没有多网络、少网络的情况。我之前遇到过OrCAD里明明画了连接线，但导出网表后网络丢失的情况，原因是线没走完全，最后排查发现是一个引脚悬空导致网络断开了。

第三，备份网表文件和日志。把OrCAD导出的文件夹整个拷贝到项目管理目录下，跟PCB工程放一起。因为后续如果你修改了原理图，重新导出网表时可能覆盖旧文件，保留历史版本能帮助你回溯问题。

4. 新手踩坑实录：从这些报错说起

以我这些年的经验，Allegro新手在网表导入阶段遇到的报错，翻来覆去就那么几类。这一节我根据自己的踩坑经历，把最常见的几个问题整理出来，每个都附上解决思路，方便你遇到问题时直接对号入座。

4.1 版本兼容问题

“Allegro design file not recognized, or version is too old.” 这个提示，我几乎每周都能在社区问答里看到一次。出现这个报错，常见原因有两个。

第一个原因是，你用老版本Allegro打开新版本创建的.brd文件。Allegro的文件格式是向前兼容、向后不兼容的，17.4能打开16.6，但16.6打不开17.4。解决办法是让文件提供方用Save As将版本降下来，或者你直接升级软件。

第二个原因是网表文件本身的兼容性。17.x版本导出的网表，尝试用16.6导入时可能出现类似提示。处理办法是在Allegro中创建新的空白板子，用File → Import → Logic重新导入，有时老版本会拒绝直接读取新格式，需要用第三方格式或者中间版本转一手。

还有一个小坑，如果电脑上装了多个版本的Allegro，双击打开.brd文件时，系统可能弹出Allegro PCB Designer Product Choice，让你选择用哪个产品启动。如果选错了产品模式，比如选了普通PCB而没有选配合你Licensing的选项，同样可能出现识别异常。这时关掉对话框，重新用正确的产品配置打开即可。

4.2 原理图与PCB联动失败

很多同学想实现“原理图改一下，PCB自动更新”的联动效果，但操作不对就容易失败。在OrCAD Capture里，点击工具菜单Tools → Options（或通过Options → Preferences），找到Miscellaneous页签，里面有一个“PCB Editor”路径设置。这需要指向Allegro的启动程序，通常类似“C:/Cadence/SPB_17.4/tools/bin/pcb_editor.exe”这样。没有正确配置这个路径，OrCAD的Update PCB功能就无法调用Allegro。

另外，联动失败的另一个常见坑，是原理图导出网表后，Allegro里打开的PCB文件并非你要导入的那一份。好比你拿着A项目的网表，却打开B项目的板子去导入，当然怎么看都不对。所以，操作之前先确认当前.brd是哪一个工程。

4.3 封装更新了，PCB却不变

画板过程中修改了封装库，比如把某个电容的封装从0805换成了0603，但PCB里放置的还是旧封装。这属于“网表导入之后元件没有刷新”的问题，不是网表导入本身的错误。

解决办法分两种。如果只是更新现有元件封装的图形，保留原网络和布线，可以用Place → Update Symbols，勾选Package symbols，选择对应的封装名，然后刷新。如果封装变了导致焊盘数不同，网络连接都变了，那就必须在原理图里把元件封装属性改掉，重新导出网表，再导入。记住，Allegro不会自动检测库文件的变化，手动刷新是必须的。

顺带提一个冷门但很实用的点：更新封装后，如果PCB里有走线连接到旧焊盘，刷新时可能会报“Cannot update symbol because of change in pin count”，这种情况需要先把相关的走线和铜皮删除，再刷新封装，然后再重新走线，流程上会麻烦一点，但能避免后续数据不一致的问题。

4.4 几个热词里常见的问题

• allegro如何转PADS/AD。这不是本篇核心，但提醒一句：Allegro转出其他格式时，封装库路径同样影响成功率，特别容易因为焊盘名称不被目标工具识别而失败。
• allegro导出DXF、导出坐标文件。这些是后期制造文件输出环节，和网表导入无关，但通常要求先完成正确放置。
• 丝印被删除了怎么办。丝印属于封装的一部分，如果元件放置后被误删，可以在Board Geometry/Silkscreen层重新添加文字，也可以更新封装恢复，别把丝印文件和元件位置搞混。
• 无用焊盘不能去除。网上常见问“Allegro里无用焊盘不能去除为什么”。多半是正片/负片设置问题，或者Flash热焊盘缺失导致散热连接无法消除，检查一下电源网络的Thermal Relief设置以及是否有Flash symbol。
• 走线宽度与线距设置。创建Physical规则和Spacing规则来管理单端、差分线宽，重点在Constraints Manager里设置优先级，然后再用Edit → Properties或Route菜单应用到对应网络。

这些内容，每一块展开都可以单独写一篇学习笔记，这里点到为止，主要是提醒你：很多Allegro疑难杂症的根子，往往就出在最基础的配置上，基础配置理顺了，后面才不容易翻车。

5. 我的Allegro工作流与避坑清单

前面讲的都是原理和操作，最后这一节，分享一下我在实际项目里沉淀下来的一套习惯。

5.1 库路径标准化管理

刚工作时，我被分到一个新项目组，发现每个人都有一套自己的封装库目录，有人放在D盘，有人放在服务器，有人用U盘拷来拷去。结果就是今天你的板子能导入网表，明天他那儿就报错。

后来我们花了两天时间，做了几件让整个团队受益很久的事：

• 把封装库统一放到公司服务器的一个专用目录下，所有人的pcb库路径都指向同一位置，版本管理用Git或SVN。
• 库目录结构按照pad、symbol、flash三个子目录划分，分别对应padpath、psmpath、flashpath。
• 制定了封装命名规范，器件封装文件名统一采用“类型_尺寸_间距”格式，比如C_0603、R_0402_10mil，避免命名歧义。
• 每个新项目启动时，由负责人把库路径配置截图发进项目群，新手照着配，基本不会错。

这样一套标准化下来，网表导入时因为库路径引起的报错，几乎绝迹。

5.2 网表导入流程中的个人习惯

在工作层面，我现在导入网表时还有几个私人习惯，不一定适合所有人，但确实帮我省了时间。

第一，尽量用“自动放置”作为第一步。虽然元件会乱糟糟地铺在板框附近，但好处是可以立刻看出哪些元件没进来、哪些封装有问题。先不管位置，把数量对上再说。位置调整永远可以后续做，但缺失的元件如果没发现，后面麻烦就大了。

第二，导入前先看一眼Board Outline。新板子我会提前画好板框再导网表。这样Autoplace元件时会参考板框范围，比在空白区乱堆要整齐很多。

第三，网表导入后第一件事不是布线，而是先跑一遍DRC，把缺少封装、焊盘异常这类基础错误清干净。DRC全绿再画线，后面基本不会被基础问题反复打断。

5.3 常见问题速查表

为了方便随时查阅，我把网表导入环节的高频问题整理成一张速查表：

这张表不一定覆盖所有情况，但能覆盖绝大多数入门阶段的问题。真正遇到疑难报错时，我建议先去查Allegro安装目录下的log文件，很多报错细节都写在里面，比只看弹窗提示靠谱得多。

最后分享一个小技巧

收尾之前，再送你一个我实际用了很久的小技巧：当你第一次导入一个全新的复杂网表时，Allegro可能会卡在“Creating Symbol”上半天不动。这不是死机了，它是在逐个检查库里有没有网表里需要的封装。如果库路径配置了网络盘目录，这一步会尤其慢。

解决办法是，先把所有需要的封装提前手动打开一遍，或者用Batch工具预先刷新一次。等Allegro把封装信息缓存到本地后，正式导入网表速度会快很多。我习惯在项目开始的第一天就把可能用到的封装从网络盘整体拷到本地，然后padpath和psmpath优先指向本地目录，确认都正常后，再切回服务器路径做统一管理。这么做既能保证导入速度，又不破坏团队库路径的标准化。

Allegro的学习曲线确实陡，但绝大多数痛点都集中在最开始的几步，只要把网表导入这条链路理顺，后面画板反而会觉得越来越顺手。希望这篇笔记能帮你少走一点弯路。