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1. 大规模SoC芯片验证为什么必须走Hierarchical Flow

1.1 从Flat LVS的崩溃说起

任何一个做过大规模SoC芯片物理验证的工程师，大概都经历过这样的场景：一颗集成了CPU集群、GPU、NPU、DDR控制器、PCIe、USB、以太网等几十个IP的芯片，版图GDS动辄几十GB，用Calibre跑一次全芯片Flat LVS，机器内存直接爆掉，或者跑了两天两夜还在compare阶段打转。这不是机器不行，而是Flat Flow本身就不适合大规模SoC。

Flat LVS的原理是把整个芯片的版图网表和原理图网表全部展开，然后做全量比对。对于几百万门甚至上亿门级别的SoC来说，这个展开后的网表规模是灾难性的。我实测过一颗中等规模的SoC，Flat LVS的提取网表超过80GB，Calibre的compare阶段内存峰值超过256GB，单次运行时间超过72小时。这在实际项目中是完全不可接受的，因为LVS不是跑一次就完事，tapeout之前可能要跑几十次甚至上百次。

Hierarchical Flow的核心思路就是分而治之。把整个SoC按照设计层次拆分成多个block，每个block单独做LVS验证，然后顶层只验证block之间的连接关系。这样做的好处是每个block的验证可以并行进行，内存需求大幅降低，而且当某个block修改后，只需要重新验证该block和顶层，不需要全芯片重跑。

1.2 Hierarchical Flow到底省了什么

很多人以为Hierarchical Flow只是省了内存和时间，其实远不止于此。它带来的是一整套验证方法论的改变。

第一，验证粒度更细。每个block可以独立验证，出了问题容易定位。Flat LVS报错的时候，一个short可能牵扯到几千条net，排查起来非常痛苦。Hierarchical Flow下，block内部的错误在block级别就能发现和修复，不会污染顶层验证。

第二，并行度更高。一颗SoC可能有几十个block，这些block的LVS可以同时跑在多台机器上，整体验证周期可以从几天压缩到几个小时。

第三，增量验证更高效。项目后期往往只有个别block有ECO修改，Hierarchical Flow只需要重跑修改的block和顶层，其他block的验证结果可以复用。

第四，与IP交付流程更匹配。现在很多IP都是以block形式交付的，Hard IP有固定的GDS和网表，Hierarchical Flow天然适合这种交付模式。

1.3 什么规模的芯片适合Hierarchical Flow

不是所有芯片都需要Hierarchical Flow。我的经验是，当芯片满足以下任一条件时，就应该考虑Hierarchical Flow：

• 版图GDS超过5GB
• 标准单元实例数超过500万
• 包含3个以上Hard IP（如PLL、SRAM、DDR PHY等）
• Flat LVS单次运行时间超过8小时
• 验证机器内存小于128GB

低于这个规模的芯片，Flat LVS反而更简单直接，因为不需要维护复杂的hierarchical配置。Hierarchical Flow的配置成本不低，如果芯片规模不够大，配置和调试的时间可能比省下来的时间还多。

2. Calibre Hierarchical LVS的核心机制拆解

2.1 Hierarchical Flow的三种模式

Calibre支持三种Hierarchical LVS模式，理解它们的区别是做好验证的前提。

第一种是Full Hierarchical模式。这种模式下，Calibre会保持设计的完整层次结构，从底层cell到顶层逐层验证。每个cell的LVS结果会被缓存，上层验证时直接复用。这种模式最省内存，但配置最复杂，需要设计层次非常干净。

第二种是Flat Block模式。把每个block单独flatten后做LVS，顶层只验证block间的连接。这种模式配置简单，但每个block内部是flat的，如果block本身很大，内存消耗仍然可观。

第三种是Mixed模式。这是实际项目中最常用的模式。对大规模的block采用hierarchical验证，对小规模或层次不干净的block采用flat验证。灵活但需要更多调试。

我一般建议新手从Flat Block模式入手，先把整个流程跑通，再逐步过渡到Mixed模式。Full Hierarchical模式对设计层次要求太高，很多项目的前端设计层次并不干净，强行使用会引入大量假错。

2.2 Calibre LVS的比对原理

理解Calibre LVS的比对原理，对排查问题至关重要。Calibre LVS的比对分为三个阶段：

提取阶段（Extraction）：从GDS中提取出版图的器件和连接关系，生成网表。这个阶段会识别MOS管、电阻、电容等器件，以及它们之间的net连接。提取的准确性直接决定了后续比对的结果。

还原阶段（Reduction）：把提取出的网表按照设计层次进行还原，与原理图的层次结构对齐。这个阶段会处理series device合并、parallel device合并等操作。

比对阶段（Comparison）：把还原后的版图网表与原理图网表逐节点、逐器件比对。这个阶段会报告所有的不一致，包括missing device、extra device、net mismatch、property mismatch等。

Hierarchical Flow的关键在于还原阶段。Calibre需要知道设计的层次边界在哪里，才能正确还原。这就是为什么需要LVS Box、Black Box等配置。

2.3 LVS Box与Black Box的区别

这两个概念经常被混淆，但它们的用途完全不同。

LVS Box用于告诉Calibre：这个cell不需要做内部LVS，只需要把它当作一个黑盒，验证它与外部的连接关系。LVS Box通常用于那些已经验证过的Hard IP，或者第三方交付的IP。使用LVS Box时，Calibre会从该cell的GDS中提取pin信息，但不提取内部器件。

Black Box用于告诉Calibre：这个cell在版图中存在，但在原理图中没有对应的实现，或者不需要验证。Black Box通常用于那些不需要做LVS的cell，比如decap cell、filler cell、tap cell等。

两者的配置方式不同。LVS Box需要在Calibre的LVS规则文件中用LVS BOX语句指定，而Black Box用LVS BLACK BOX语句指定。配置错误会导致大量假错，这是新手最容易踩的坑。

3. 搭建Hierarchical LVS流程的完整实操

3.1 环境准备与文件清单

在开始配置之前，需要准备以下文件：

这些文件缺一不可。特别是Layer Map，很多新手会忽略它，导致提取出的器件类型错误。Layer Map的作用是把GDS中的layer number/datatype映射到Calibre能识别的层名，如果映射错误，提取出的器件就会出错。

3.2 生成Hierarchical LVS配置

Calibre提供了一个非常实用的命令来生成Hierarchical LVS的初始配置：

calibre -hier -lvs -gen_hcell_list

这个命令会分析GDS的层次结构，自动生成一个hcell list文件。这个文件列出了所有需要作为层次边界的cell。但自动生成的结果往往不完美，需要手动调整。

我的经验是，自动生成的hcell list通常包含太多cell，导致层次过细，反而增加验证时间。需要手动删除那些不需要作为层次边界的cell，只保留真正的block级cell和Hard IP。

调整hcell list的原则是：

• 保留所有Hard IP和第三方IP
• 保留所有顶层block
• 删除标准单元和小的组合逻辑cell
• 删除那些层次不干净的cell

3.3 LVS Rule文件的关键配置

LVS Rule文件中需要添加以下关键配置：

// 指定hcell list文件 LVS HCELL FILE hcell_list.txt // 指定LVS Box LVS BOX <cell_name_1> <cell_name_2> ... // 指定Black Box LVS BLACK BOX <cell_name_1> <cell_name_2> ... // 指定不需要验证的cell LVS FILTER <cell_name> ... // 设置层次验证模式 LVS HIERARCHICAL YES

这些配置的顺序很重要。LVS HCELL FILE必须放在最前面，LVS BOX和LVS BLACK BOX放在后面。如果顺序错误，Calibre可能无法正确识别。

还有一个容易忽略的配置是LVS ISOLATE SHORTS。在Hierarchical Flow下，这个选项需要特别小心。如果开启，Calibre会尝试隔离short，但这可能导致层次边界处的short被错误处理。我的建议是在block级别开启，在顶层关闭。

3.4 运行脚本的编写

一个完整的Hierarchical LVS运行脚本应该包含以下步骤：

#!/bin/bash # 设置环境变量 export CALIBRE_HOME=/path/to/calibre export PATH=$CALIBRE_HOME/bin:$PATH # 定义变量 GDS_FILE=full_chip.gds CDL_FILE=full_chip.cdl RULE_FILE=lvs_rule.svrf HCELL_FILE=hcell_list.txt RUN_DIR=./lvs_run # 创建运行目录 mkdir -p $RUN_DIR cd $RUN_DIR # 生成hcell list（如果需要） calibre -hier -lvs -gen_hcell_list \ -gds $GDS_FILE \ -cell top_cell \ -output $HCELL_FILE # 运行LVS calibre -lvs -hier \ -gds $GDS_FILE \ -cdl $CDL_FILE \ -rule $RULE_FILE \ -hcell $HCELL_FILE \ -turbo 8 \ -64 \ -outdir $RUN_DIR \ 2>&1 | tee lvs.log

这个脚本中的-turbo 8表示使用8个线程并行，-64表示使用64位模式。对于大规模SoC，这两个选项是必须的。-turbo的数值建议设置为机器CPU核心数的70%左右，不要设满，留一些给系统。

3.5 分步验证策略

不要一上来就跑全芯片的Hierarchical LVS。我的建议是分三步走：

第一步：单block验证。先选一个中等规模的block，单独跑LVS，确保规则文件和配置正确。这一步的目的是验证流程，不是验证设计。

第二步：小规模顶层验证。选几个block加上顶层，跑一个小规模的Hierarchical LVS，验证层次边界配置是否正确。这一步会发现大部分配置问题。

第三步：全芯片验证。前两步都通过后，再跑全芯片。这时候如果还有问题，基本就是设计本身的问题，而不是流程问题。

这个分步策略可以节省大量调试时间。我见过太多人直接跑全芯片，结果卡在配置问题上好几天。

4. 常见报错与排查技巧实录

4.1 层次边界相关的典型报错

报错一：Unmatched net at hierarchical boundary

这是最常见的报错。原因通常是hcell list中某个cell的pin定义与原理图不一致。排查方法是先确认该cell是否在hcell list中，然后检查该cell的CDL网表中pin的顺序和名称是否与GDS中提取的一致。

有时候问题出在pin的case sensitivity上。Calibre默认是case sensitive的，但有些设计工具生成的网表中pin名大小写不统一。可以在规则文件中添加LVS CASE YES来忽略大小写。

报错二：Device mismatch in LVS Box

这个报错说明LVS Box的配置有问题。LVS Box应该只验证pin连接，不验证内部器件。如果报这个错，通常是因为LVS Box的cell在原理图中还有内部器件定义。解决方法是在CDL中把该cell的内部定义删除，只保留pin定义。

报错三：Short between nets at top level

顶层short是Hierarchical Flow中最难排查的问题之一。因为顶层只验证block间的连接，short可能出现在任何两个block的接口处。排查方法是先用Calibre的RVE工具定位short的位置，然后检查该位置的版图连接。

我的经验是，顶层short大部分是由于power/ground网络的连接问题引起的。特别是当多个block共享power ring时，如果ring的连接方式不一致，就容易出现short。

4.2 性能优化技巧

Hierarchical LVS的性能优化有几个关键点：

第一，合理设置hcell list的粒度。hcell list太细会导致层次过多，Calibre需要频繁切换层次上下文，反而变慢。太粗会导致每个block太大，内存消耗高。我的经验是，每个hcell对应的cell实例数在10万到50万之间比较合适。

第二，使用-turbo并行。Calibre的-turbo选项可以显著加速LVS。但要注意，-turbo对内存的消耗也会增加。如果机器内存不足，反而会变慢。建议先用小规模测试确定最优的turbo值。

第三，合理使用LVS FILTER。对于那些不需要验证的cell（如filler、decap），用LVS FILTER过滤掉，可以减少提取和比对的工作量。

第四，分block并行运行。如果机器资源充足，可以把每个block的LVS分别提交到不同的机器上并行运行。这需要把hcell list拆分成多个，每个block一个。顶层验证等所有block验证完成后再跑。

4.3 常见问题速查表

4.4 独家避坑经验

坑一：hcell list中的cell名必须与GDS中的完全一致。包括大小写、下划线、数字后缀。我见过一个项目因为hcell list中写的是cpu_core而GDS中是CPU_CORE，导致整个hierarchical flow失效，跑了三天才发现。

坑二：LVS Box的cell不能同时出现在hcell list中。这两个配置是互斥的。如果一个cell既在hcell list中又在LVS Box中，Calibre会报错。我的做法是先用hcell list跑一遍，把需要LVS Box的cell从hcell list中删除，再跑第二遍。

坑三：CDL网表的层次必须与GDS一致。如果CDL是flat的而GDS是hierarchical的，Hierarchical LVS会失败。解决方法是先用v2lvs把CDL转成hierarchical的，或者用Calibre的-cdl -hier选项。

坑四：不要忽略warning。Calibre的warning有时候比error更重要。比如Warning: Cell XXX not found in CDL，这个warning说明GDS中有这个cell但CDL中没有，如果不处理，后续会报大量unmatched。

坑五：定期清理临时文件。Hierarchical LVS会产生大量临时文件，如果不清理，磁盘很快会满。建议在脚本中添加清理逻辑，每次运行前删除上次的临时文件。

5. 与Cadence工具的协同与数据准备

5.1 从Cadence导出LVS所需数据

Hierarchical LVS的输入数据通常来自Cadence Virtuoso。导出GDS和CDL的方法如下：

导出GDS：在Virtuoso中，选择File -> Export -> Stream，设置好Layer Map文件，选择顶层cell，导出GDS。注意要勾选Export Hierarchical选项，保持层次结构。

导出CDL：在Virtuoso中，选择File -> Export -> CDL，设置好输出格式，选择顶层cell，导出CDL。注意要勾选Export Hierarchical选项，并且要包含所有层次的cell。

导出时有一个关键点：GDS和CDL的层次结构必须一致。如果GDS是hierarchical的而CDL是flat的，需要先用v2lvs转换。v2lvs的用法如下：

v2lvs -v full_chip.cdl \ -o full_chip_hier.cdl \ -s /path/to/standard_cell.cdl \ -l /path/to/standard_cell.lib \ -hier

这个命令会把flat的CDL转成hierarchical的，并且把标准单元的CDL和lib合并进去。

5.2 处理Cadence与Calibre的命名差异

Cadence和Calibre对cell名、pin名的处理方式有时不同，这会导致LVS报错。常见的差异包括：

• Cadence中cell名可能包含特殊字符（如:、.），Calibre不支持
• Cadence中pin名可能包含!、@等符号，Calibre需要转义
• Cadence中power/ground pin的命名可能与Calibre的预期不同

解决方法是使用Calibre的LVS RENAME语句进行重命名。例如：

LVS RENAME CELL "cell:name" "cell_name" LVS RENAME PIN "pin!name" "pin_name"

或者在导出GDS/CDL时，在Cadence中设置命名规则，避免特殊字符。

5.3 与Cadence PVS的对比

Cadence也有自己的物理验证工具PVS，它同样支持Hierarchical LVS。与Calibre相比，PVS的优势是与Cadence工具链集成更好，配置更简单。但Calibre在规则文件的成熟度、运行速度、调试工具（RVE）方面更有优势。

实际项目中，很多团队采用Calibre做LVS，PVS做DRC，或者两者交叉验证。我的建议是，如果Foundry提供的规则文件是Calibre格式的，就用Calibre；如果是PVS格式的，就用PVS。不要强行转换，转换过程中容易引入错误。

5.4 数据准备检查清单

在跑Hierarchical LVS之前，用这个清单检查一遍：

• GDS文件完整，包含所有层次
• CDL文件完整，包含所有层次
• Layer Map文件正确
• LVS Rule文件正确
• hcell list文件正确
• LVS Box列表正确
• Black Box列表正确
• 标准单元CDL和lib文件完整
• 磁盘空间充足（至少200GB）
• 内存充足（至少128GB）

这个清单看起来简单，但每一条都对应着实际项目中踩过的坑。我见过因为磁盘空间不足导致LVS跑到一半失败的情况，也见过因为标准单元lib文件缺失导致大量假错的情况。

6. 大规模SoC的验证策略与实战建议

6.1 验证计划的制定

大规模SoC的Hierarchical LVS不是一次性的任务，而是一个持续的过程。在项目初期就应该制定验证计划，明确以下内容：

• 哪些block需要做LVS，哪些不需要
• 每个block的验证负责人
• 每个block的验证时间节点
• block间接口的验证策略
• 顶层验证的触发条件

我的经验是，验证计划要留出至少30%的buffer时间。因为LVS的问题往往不是一次就能解决的，特别是顶层short和层次边界问题，可能需要反复调试。

6.2 增量验证的实施

项目后期，大部分block已经验证通过，只有个别block有修改。这时候不需要全芯片重跑，只需要：

1. 重新验证修改的block
2. 重新验证顶层
3. 复用其他block的验证结果

Calibre支持通过-hier选项和hcell list来实现增量验证。具体做法是，把已经验证通过的block标记为LVS Box，只验证修改的block和顶层。这样可以大幅缩短验证时间。

但要注意，增量验证的前提是block的接口没有变化。如果block的pin有增减，或者pin的顺序有变化，那么所有与该block相连的block都需要重新验证。

6.3 与DRC、ERC的协同

LVS不是孤立的验证步骤，它需要与DRC、ERC协同。在实际项目中，我通常按以下顺序进行：

1. 先跑DRC，确保版图没有设计规则违反
2. 再跑ERC，确保电气规则没有问题
3. 最后跑LVS，确保版图与原理图一致

这个顺序的原因是，DRC和ERC的问题会影响LVS的准确性。比如，如果版图中有DRC违反，可能导致提取出的器件参数错误，进而导致LVS报错。如果先跑LVS，可能会被DRC的问题干扰，浪费调试时间。

6.4 团队协作与版本管理

大规模SoC的LVS验证通常需要多人协作。这时候版本管理就非常重要。我的建议是：

• 所有配置文件（hcell list、LVS rule、Layer Map）都纳入版本管理
• 每次LVS运行都记录版本号和运行参数
• 验证结果按block分类存储，便于追溯
• 建立问题跟踪机制，记录每个问题的排查过程和解决方法

我见过因为配置文件版本混乱导致验证结果不可复现的情况。一个block昨天验证通过，今天重新跑却报错，最后发现是hcell list被误改了。这种问题在多人协作的项目中非常常见。

6.5 实战中的取舍

在实际项目中，Hierarchical LVS的配置往往需要在准确性和效率之间取舍。以下是我的一些经验：

取舍一：hcell list的粒度。粒度细，验证准确但慢；粒度粗，验证快但可能漏掉问题。我的建议是，对于关键block（如CPU、GPU），粒度细一些；对于非关键block（如外设控制器），粒度可以粗一些。

取舍二：LVS Box的使用。LVS Box可以加速验证，但会降低验证覆盖率。我的建议是，对于已经验证过的Hard IP，可以使用LVS Box；对于新开发的block，不要使用LVS Box。

取舍三：并行度。并行度高，验证快但资源消耗大。我的建议是，在项目初期，并行度可以低一些，便于调试；在项目后期，并行度可以高一些，加快验证速度。

这些取舍没有标准答案，需要根据项目的具体情况来决定。但有一点是肯定的：不要为了追求速度而牺牲验证的准确性。LVS是tapeout前的最后一道防线，如果LVS没做好，流片失败的成本远高于验证的成本。

6.6 一个真实的调试案例

最后分享一个我实际遇到的调试案例。一颗SoC在顶层LVS时报告了大量unmatched net，涉及多个block。排查过程如下：

第一步，检查hcell list，确认所有block都在列表中，配置正确。

第二步，检查CDL网表，发现顶层CDL中有一个block的pin定义与GDS中不一致。具体来说，CDL中该block有一个pin叫VDD_CORE，而GDS中叫VDD。

第三步，追溯原因，发现是前端设计在最新版本中修改了pin名，但版图工程师没有同步更新。这是一个典型的版本不同步问题。

第四步，解决方法是在CDL中添加LVS RENAME PIN语句，把VDD_CORE重命名为VDD。或者让版图工程师更新GDS中的pin名。

这个案例的教训是：LVS报错往往不是LVS本身的问题，而是设计数据的问题。排查LVS报错时，不要只盯着LVS配置，要回到设计数据本身去找原因。

我个人在实际操作中的体会是，Hierarchical LVS的配置和调试占整个验证工作量的60%以上，真正跑LVS的时间反而不多。所以，把配置做扎实，把数据准备好，比反复跑LVS更重要。另外，建立一套标准化的流程和检查清单，可以避免大部分低级错误，这在多人协作的大项目中尤其关键。