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干过PCIe板卡调试的朋友估计都遇过这种场面：发送端在芯片管脚附近量出来波形挺漂亮，插到主板或者接上转接卡以后，接收端直接不认；或者上电十次有三次枚举不出来，剩下七次勉强跑在Gen1/Gen2降速档位。这种问题十有八九出在SerDes的均衡（Equalization）上。

PCIe从Gen1跑到Gen6，速率从2.5GT/s爬到64GT/s，信号走线每缩短一代才够下一代用，本质上就是一条铜线在跟信道损耗搏命。PCIe Electrical PHY里的SerDes接收链路，靠的就是发送端均衡、接收端连续时间线性均衡器（CTLE）和判决反馈均衡器（DFE）把被信道摧残的信号救回来。这篇接着上期，抛开协议栈上层那些事，专门把SerDes均衡的原理、PCIe里的协商机制、以及实际调板子的经验一次聊透。

1. 高速链路上为什么要做均衡：信号到达接收端时已经“面目全非”

1.1 损耗、反射与串扰：高速信号在PCB上的三大敌人

先别急着看均衡电路，得先把敌人搞清楚。PCB上跑一根高速差分线，信号从发送端走到接收端，要经历三个主要杀伤源。

第一是介质损耗和趋肤效应。高频信号在铜箔表面走，电流被挤到导体表层，等效电阻变大；同时PCB绝缘材料的偶极子在电场下反复极化，也会吃掉一部分高频能量。两个效应叠在一起，造成最直接的结果：频率越高，损耗越大。PCIe链路里那根走线，本质上是一个低通滤波器，速度越高，衰减越狠。

第二是反射。链路里任何阻抗不连续的地方——连接器、过孔、换层、焊盘残桩——都会让一部分能量弹回去。发送端发出的信号只有一部分能到达接收端，弹回去的信号还会在链路上来回反射，叠加出拖尾和振铃。反射不光缩小幅度，还拉长信号的“尾巴”，把当前比特和后续比特搅在一起。

第三是串扰。邻近差分对之间的电磁耦合，会把隔壁走线的跳变信号引进来。高速系统里布线越密、速率越高，串扰越难压。串扰体现在时域上，就是接收信号上叠了别人的毛刺和抖动。

这三个因素最终都会会聚成同一个后果：码间干扰（ISI）。当前时刻的采样值，不光取决于当前比特，还被前后若干个比特的残余分量污染。均衡干的事情，本质就是在接收端把这种ISI想办法抵消回去。

1.2 奈奎斯特频率与链路损耗预算：先算清楚“能亏多少”

要量化“损耗了多少”，得先找一个基准频率。数字信号在差分线上用NRZ传输时，最高有效频谱分量出现在码率的一半，这个频率叫奈奎斯特频率。PCIe每一代的奈奎斯特频率如下表。

注意Gen6虽然数据速率达到64GT/s，但因为改用PAM4，每个符号带两个比特，符号率实际是32GBaud，主瓣频谱落在16GHz左右，这和Gen5的奈奎斯特频率相同。PAM4带来的好处是同等信道带宽下数据速率翻倍，坏处是四个电平挤在两个电压眼内，抗噪能力明显变差，均衡压力反而更大。

工程上，PCIe规范对链路各段的插损回损都有指导值。以常见的板卡加连接器加主板组合为例，Gen3在4GHz处的总插损预算大约20dB，Gen4在8GHz处大约23dB，Gen5在16GHz处要求更高，很多实际系统要做到30dB甚至40dB以上的通道补偿能力。这些数字在不同应用场景下会有差异，但意思是明确的：链路损耗不能靠“信号本身功率大”硬扛，必须靠均衡在接收端把频率响应补回来。

1.3 均衡的本质：在时域和频域同时“对症下药”

理解均衡，最直观的方式是把它看成传输信道的逆补偿。信道是低通，均衡就做一个高通；信道把高频挖了一块，均衡就把高频抬一块。频域上看，均衡器的幅频响应尽量和信道响应互补，使二者的级联幅频响应在有效频带上尽量平坦。

但只讲频域不够，因为ISI是时域现象。时域上看，当前比特采样点上的电压，既有当前比特的贡献，也有前后比特拖尾的叠加。均衡还必须在时域上把那些“历史的影子”清掉。

这就是三件套分工的意义：发送端FFE在信号出门前对相邻比特做加权整形，CTLE在接收端用模拟滤波器做高频补偿，DFE在接收端数字化之后用历史判决结果消除post-cursor ISI。三者各管一段，协同完成“恢复信号且不付出过高噪声代价”的任务。

理解这套逻辑以后，再去看PCIe里的均衡协商和调试，就会清楚很多。

2. SerDes均衡家族的三大经典成员

2.1 发送端FFE（去加重/预加重）：源头先把“高频”抬起来

发送端均衡最早被采用，原理也最直白。在SerDes发送端，信号通常按一个或几个UI的间隔抽头，每个抽头乘以一个权重再叠加输出。这种结构叫前馈均衡器（FFE），PCIe里最常用的是3抽头结构，权重记作c(-1)、c(0)、c(+1)，分别对应前一个比特、当前比特和后一个比特。

为什么当前比特的发送要掺入相邻比特的信号？因为信道会拖尾。当前比特的“尾巴”会污染后面几个比特，如果我们在发送时就让当前比特携带一部分“预抵消”的分量，到了接收端，被信道污染过的信号反而更干净。这就是发送端均衡的直觉。

实现上分两种思路。一种叫预加重，把信号跳变沿的高频分量额外做大；另一种叫去加重，保持高频分量不变、把稳定电平的低频分量压低。PCIe早期规范用的是去加重，Gen1/Gen2里常见的去加重幅度有-3.5dB和-6dB两个档位。去加重的直观表现是：连续的1后面来一个0，这个0的幅度比前面的1更大；因为连续电平串个几拍以后，低频段积累的能量被刻意压低了。

实际调试中，发送端去加重开太猛，会牺牲整体信号幅度，接收端如果本身灵敏度一般，反而可能收不到；开太小，又压不住长走线的ISI。我见过不少板卡，发送端预设档位和PCB走线长度完全不匹配，插在不同主板上表现飘忽不定。排查链路训练失败时，一定先确认发送端预设与通道损耗是否匹配，再往下查。

2.2 CTLE：接收端的模拟高频补偿

信号经过整条通道到达接收端以后，已经损失惨重。接收端做的第一道补偿通常是连续时间线性均衡器（CTLE）。CTLE是模拟电路，核心思想是把高频增益抬起来，把信道压掉的高频分量补回来。

典型的一阶CTLE传递函数可以写成H(s) = (1 + s/ωz) / ((1 + s/ωp1)(1 + s/ωp2))。零点的位置决定了高频抬升从哪个频率开始，极点负责在更高频段把增益压回去，避免把高频噪声和串扰无差别放大。

生活里最贴切的类比是音响的高音调节旋钮。信道像一堵厚厚的墙，把高音闷掉了；CTLE就是接收端那个“高音增益”旋钮，拧上去，声音的明亮度回来了。但拧太高的代价是底噪也被放大，听感反而变得刺耳，信号上表现为高频噪声被过分放大后，眼图虽然“竖起来”了，抖动却变大了。

CTLE在PCIe接收端通常是可编程的，有几档boost可选。链路训练时接收端会根据信道质量和前期测量结果选择合适档位，有些先进芯片还会用自适应算法在线调整。CTLE的优势是带宽高、功耗低、时延小；劣势是线性放大噪声，无法区分“有用的高频”和“无用的高频噪声”。

另外要说一句，CTLE只能做频域整形，消除不了所有ISI，尤其对post-cursor比较长的拖尾无能为力。所以它后面通常还得再接一道DFE。

2.3 DFE：数字域里“回看历史”消掉码间干扰

DFE（判决反馈均衡器）是数字电路，思路和CTLE完全不同。它先做一个判决：把当前采样点判成0还是1。然后拿判决结果当作参考，估算这个判决结果对后面相邻比特造成的拖尾干扰，再从后续信号的输入里减掉。

用公式描述，一个N抽头DFE输出为y(n)=x(n)-Σw(k)·d(n-k)，其中d(n-k)是历史判决比特，w(k)是第k个抽头系数。这些系数本质上是在“学习”信道冲击响应的post-cursor部分。

DFE的最大优势是它不放大噪声。因为它减掉的是基于判决结果重建的干扰信号，这部分的信噪比不会因为“放大高频噪声”而恶化。而且它是数字实现，抽头数量可以做到很多，现代高速SerDes里几十个抽头的DFE很常见，对长尾ISI的抑制能力比CTLE强得多。

但DFE也有三个致命短板。第一，它只能处理post-cursor ISI，对pre-cursor没有任何办法，pre-cursor得靠发送端FFE或CTLE去处理。第二，DFE存在误码传播问题，一旦判决错了，错误会沿着反馈回路扩散，尤其在信噪比很差的边缘工作区，这个效应会把原本单比特的错误放大成连续错误。第三，DFE的反馈回路存在时序瓶颈，抽头多了以后，最高工作频率受限于环回路径的时延，设计难度随之上升。

PCIe接收端的典型架构是CTLE在前、DFE在后，两者配合使用。CTLE先把大体轮廓恢复出来，DFE再精确地抠掉残留ISI。这样既控制了噪声放大，又保证了均衡能力。

3. PCIe协议如何组织均衡协商：Preset、系数与训练序列

3.1 链路训练（LTSSM）与均衡会话发生在哪个阶段

PCIe链路建立遵循LTSSM状态机：从Detect开始，经过Polling、Configuration进入L0正常工作状态。均衡协商就发生在链路训练过程中，尤其是Gen3以后，链路进入正常工作前会有一段专门的“均衡会话”。

简单说，均衡会话的过程是：发送端先按某个初始预设发送训练序列；接收端收到后评估链路质量，在能力范围内向发送端提出预设和系数请求；发送端调整后继续发送训练序列；如此反复迭代，直到接收端认为链路质量足够好，双方才进入L0状态收发真正数据。

实际中训练序列TS1/TS2里带有均衡相关字段，双方通过训练序列里的专用比特来交换预设请求和系数增减指令。很多人拿PCIe分析仪抓训练序列，看到一堆TS1/TS2以为只是握手，其实里面藏着的全是均衡协商信息。链路起不来的时候，抓一下这一段，往往能直接定位是“协商根本没跑起来”还是“协商完成但链路质量不够”。

3.2 Preset预设档位和Coefficient系数更新的含义

PCIe规范没有让工程师手动调每个SerDes的抽头系数，而是定义了一套预设（Preset）和系数（Coefficient）协商机制。

以Gen3为例，发送端预设档位大约有10个，每个预设对应一组3抽头FFE的系数组合，覆盖了从“基本不均衡”到“较大去加重”的不同强度。接收端在均衡过程中，先发一个预设请求，发送端按请求切换到对应档位。收到训练序列并评估后，接收端可以继续发出系数增减指令，让发送端在预设基础上微调c(-1)、c(0)、c(+1)的取值。规范对每一步的调整幅度、最大最小值、更新周期都有约束，目的是保证双方收敛过程稳定、不会反复振荡。

为什么要用协商而不是固定参数？因为PCIe设备使用场景极其多样化。同一块显卡，插到服务器主板和插到消费级主板，链路余量完全不同；同一块主板，插槽走线长度和过孔数量也五花八门。固定参数无法适应所有场景，只有让链路两端在训练阶段互相试探、动态收敛，才能兼顾兼容性和性能。

实际调板时，我们会在BIOS或者驱动里看到一些PCIe均衡相关的配置项，常见的就是“preset”和“coefficient”的修改入口。新手容易犯的错是：为了追求信号质量，一上来就把预设拉得很激进，结果反而导致高低温下收敛失败。更稳妥的做法是先用自动协商，看训练结果和眼图报告，确有必要再手动固定某一档。

3.3 从Gen3到Gen6：均衡机制的变化

PCIe Gen1/Gen2时代速率不高，链路损耗相对有限，均衡主要就是发送端固定去加重，接收端CTLE，基本没有动态协商。到了Gen3，速率跳到8GT/s，奈奎斯特频率到了4GHz，普通PCB走线的损耗明显变大，PCIe规范才开始引入完整的均衡协商流程。

Gen4在Gen3基础上进一步完善，预设数量更多，协商流程更细，同时链路速率到了16GT/s，对接收端DFE的抽头数量和CTLE的boost范围都提出了更高要求。Gen5到了32GT/s，信道损耗已经非常严峻，发送端FFE的抽头数量普遍增多，接收端DFE抽头数量也进一步增加，不少芯片开始在接收端采用更复杂的DSP均衡结构。

Gen6是个重要的分水岭。PCIe 6.0切到PAM4调制，单链路速率64GT/s，但符号率仍然是32GBaud。PAM4的均衡难度不能简单等同于NRZ，因为它有三个电平、两个眼，信噪比天然比NRZ低。加之外部信道损耗依然苛刻，接收端实质上需要更强的均衡算法来收敛。传统的模拟CTLE加简单DFE已经不够用，业界普遍转向带DSP的接收端，利用更复杂的均衡和纠错手段保住误码率指标。

对工程调试来说，代际升级带来的最大变化是：以前靠人工固定几档参数还能勉强调通，到了Gen4以上，基本必须依赖芯片自带的自适应均衡算法。人工干预更多体现在“确认链路预算是否够”以及“选择合适的失效模式回退策略”上。

4. 均衡效果怎么评判：眼图、浴盆曲线与误码率

4.1 眼图：最直观的“体检报告”

眼图是把接收信号按UI为单位反复叠加在示波器上，形成的统计图形。眼图能直观反映信号质量：眼高体现电压余量，眼宽体现时序余量，上升沿和下降沿的交叉点反映抖动大小。

测眼图的位置很有讲究。发送端管脚附近的TP1点，看到的眼图通常很饱满，因为信号还没走线，信道损伤不明显。真正有意义的是接收端的等效眼图。但问题在于，接收端芯片内部的采样点是测不到的，示波器只能测到接收端管脚进芯片之前的模拟信号。所以实际工程中常用两种方法：一是连上BERT或示波器在接收端入口测等效眼图，通过算法去掉接收端均衡效果推算“芯片内部眼前”；二是用支持环回模式的SerDes，把自己发端的数据环回到接收端，然后读芯片内置的眼图监视器。

用示波器裸测接收端眼图时要特别小心：如果接收端芯片已经把CTLE和DFE打开，示波器看到的只是均衡之前的模拟信号，并不能代表芯片内部实际判别的质量。很多刚入行的朋友在这里被误导，看到眼图闭合就断定链路不行，其实芯片内部均衡之后眼图完全够用。

4.2 浴盆曲线与BER：用统计数据看余量

眼图是“看似直观的静态图”，但真正衡量链路是否可靠，得靠误码率和浴盆曲线。

在接收端采样相位横轴上滑动，记录每个相位点的误码率，画出来就是浴盆曲线。曲线两侧高、中间低，像个浴盆。曲线越宽，说明采样点选择余地越大，链路余量越足。PCIe规范以及很多交换机、存储控制器验收时都以1e-12误码率为参考，浴盆曲线在这个误码率水平上的宽度，就是系统的“最终计时余量”。

均衡调得好的链路，浴盆曲线中间会明显拓宽；均衡不足或过度，曲线要么整体收窄，要么左右不对称。实际调优时，可以用BER扫描功能快速对比不同预设和系数组合下的浴盆曲线宽度，一次测试就能量化“哪组参数更好”，比肉眼盯眼图高效得多。

4.3 抖动分解与均衡之间的联系

抖动的来源很多，随机抖动来自热噪声和半导体器件噪声，确定性抖动来自串扰、电源噪声和ISI。其中ISI在确定性抖动里占很大一块，而ISI又恰恰是均衡器直接作用的对象。所以一个很实用的诊断思路是：对接收信号做抖动分解，看看DJ里ISI分量有没有因为调均衡而下降。

如果均衡参数已经调了很多轮，ISI还是没有明显改善，那基本可以怀疑通道本身有硬伤——比如走线太细、过孔残桩太长、换层参考面不连续。这种情况下继续调均衡属于在错误的方向使劲。反之，如果ISI随均衡参数有明显变化，说明通道设计还算健康，继续做系数微调就对了。

抖动分解的常用工具包括示波器上的Dual-Dirac模型、BER分析仪的时间间隔误差（TIE）图，以及部分软件算法。日常调试时我习惯先做一个快速抖动分解，目的不是写报告，而是给“到底该调均衡还是回去改layout”这个问题找一个快速结论。

5. 实操调试中的典型问题与排查技巧

先给一张平时排查用的速查表，后面再逐个展开讲。

5.1 链路训练失败却“有时能通”

这类问题最折磨人。现象是上电后有时能枚举到设备，有时枚举失败；或者插紧一点就能通，松一点就失败；又或者低温下正常、高温下掉链子。

第一步先抓训练状态。用PCIe分析仪或者主板的调试日志，看LTSSM卡在哪个状态。卡在Detect通常是物理连接和参考时钟的问题，卡在Polling大多和接收检测、均衡协商有关，卡在Configuration则多半是信道余量不足或协商收敛慢。

第二步看协商到的预设和系数。如果协商结果每次都不一样，并且通常在高预设档位失败，问题很可能出在通道损耗过预算。这时用网络分析仪（VNA）实际测一下PCIe通道的插损回损，重点看奈奎斯特频率处的插损是否超标。实测下来，很多“有时能通”的案例，最终定位都是连接器后端的过孔残桩太长，或者差分对内等长没做好，均衡救不回来。

5.2 均衡系数收敛后眼图仍然很差

链路训练看起来成功了，L0也进了，但误码率始终压不下来。分析仪抓到的均衡协商结果也正常，可眼图就是不好看。

这种时候要分开看：到底是均衡前信号太差，还是均衡后仍然差。如果连接器入口的信号本身就带了一堆高频噪声，CTLE boost开得越大，噪声也越多，最终结果是均衡系数收敛到了某个“局部最优”，但整体误码率还是超限。我踩过最典型的坑，是接收端附近有一组走线离电源层太近产生明显串扰，CTLE为了补信道损耗把串扰也一起放大了，折腾了半天均衡参数毫无改善，最后是改走线解决问题。

遇到这种情况，我的固定排查顺序是：先测无源通道的插损和回损，再测接收端管脚的电源纹波和去耦电容效果，最后用抖动分解区分ISI和串扰。记住一条：均衡只能解决信道损伤，解决不了信源污染。

5.3 板卡互换后问题：不同主板的均衡策略差异

同一张PCIe板卡，插A主板正常，插B主板时不时训练失败，这种兼容性问题在网卡、加速卡、SSD上极其常见。

原因大概率不在板卡自身，而在两端设备对均衡协商的策略差异。A主板的发送端默认预设偏保守，链路余量分配合理；B主板的发送端初始预设过于激进，或者接收端的均衡器能力偏弱，于是收敛失败。这个时候，可以在板卡的PCIe配置空间里修改发端预设和系数相关字段，强制指定一个更稳妥的档位，或者收窄支持的最高链路速率。

更实际的临时做法，是把目标设备固定在Gen2或Gen3速率，先确认稳定，再用自动协商逐步提速。虽然损失了峰值带宽，但排查阶段能极大缩小问题范围。我见过不少项目，最终方案就是“驱动里锁定均衡档位加限制最高速率”，从工程交付角度，这比无限期追查兼容性问题更现实。

5.4 与SerDes接口相关的周边工程问题

PCIe之外的SerDes链路也会遇到同样的问题。比如有些网卡PHY（RTL8261这类）通过SerDes接口连接主板CPU或交换芯片，XFI/HSGMII/SGMII的信号本质和PCIe差分信号一样，都依赖均衡来对抗走线损耗。这类接口同样有发送端均衡配置和接收端自适应，调试思路可以直接复用。

Mini PCIe和M.2接口的区别也常被问到。抛开物理形态和功能定义，单看PCIe电气链路，Mini PCIe一般设计为PCIe Gen1/Gen2的x1通道，M.2在电气定义上支持PCIe Gen3/Gen4甚至更高，常见配置有x2、x4，远高于Mini PCIe的设计能力。接口速率等级不同，对PCB走线的损耗预算和均衡能力要求就完全不同。设计M.2接口的PCIe电路时，如果按老一代Mini PCIe的走线标准来做，很可能会在Gen4速率下训练失败。

另外，接收链路里除了均衡，还有一个容易混淆的模块叫弹性缓冲（Elastic Buffer）。均衡负责对抗信道损耗和ISI，弹性缓冲处理的是两端参考时钟频偏。PCIe接收通道通常包含CDR来恢复时钟，并用弹性缓冲消除恢复时钟与本地时钟之间的微小频差。排查问题时要注意区分：如果信号质量正常、眼图余量足够，但偶尔报错，可以看看是不是弹性缓冲溢出；如果眼图本身就闭合，那就优先处理均衡和通道问题。两件事别混在一起查，否则容易绕进死胡同。

最后说一个我自己的土办法。调PCIe均衡时，先把接收端DFE关掉或者设到最小tap数，只用CTLE的固定档位扫一遍，看哪一档对眼图和BER改善最大。这一步能快速判断通道的可救程度。如果发现CTLE无论怎么调都救不回来，基本就是layout问题；如果CTLE有明显改善但不够，再接上DFE，让DFE去处理残余的post-cursor。这样分步调，比一上来就全自动均衡然后瞎猜要靠谱得多。PCIe调试是个细活，但说到底还是链路预算、均衡参数、噪声控制三个维度来回权衡，把顺序理顺了，很多看似玄学的问题都会变得有迹可循。