企业官网建设流程全解析

搞高速PCB的人，迟早要和TDR仿真打交道。不管是PCIe、DDR、USB，还是SATA、Ethernet，只要信号速率上去了，走线就不再是“一根线”那么简单——它就是一根传输线。线上哪里阻抗不连续，哪里就会反射，反射多了，眼图就塌，系统就不稳。而这些问题的根源，靠万用表量不出来，靠眼睛看也看不全，最佳手段就是在设计阶段直接跑TDR仿真，提前把阻抗剖面看穿。

Cadence Sigrity这套工具里做TDR仿真，其实没有想象中那么玄乎。我最初接触时也觉得菜单多、选项杂，但真正梳理清楚流程之后发现，核心就四件事：建好工程、放对端口、选对激励、读准波形。这篇文章我就用实际项目的思路，把这个流程完整拆开，把参数怎么定、端口怎么放、波形怎么读、坑在哪里，全部讲清楚。适合刚接触Sigrity、被TDR仿真困扰的硬件工程师和PCB设计师，也适合想系统性提升信号完整性分析能力的朋友。

1. 为什么高速PCB绕不开TDR仿真

1.1 阻抗不连续才是信号问题的真正幕后黑手

很多工程师对PCB走线的理解还停留在“连上就行”的阶段，但到了高速领域，这个认知必须升级。高速信号在走线上传播时，其实是一种电磁波传输过程。每一段走线，只要它的几何结构、介质环境确定了，它就有一个固定的特征阻抗Z0。常规FR4板材上的50欧姆单端走线，线宽、介质厚度、参考平面之间的距离，这些参数一旦有偏差，阻抗就会跟着跑偏。

问题在于，跑偏本身不可怕，可怕的是跑偏之后的“不连续”。打个比方，信号像一列车在轨道上跑，轨道宽度一直不变，火车就很舒服；突然有一段轨道变窄了，火车就会被卡一下，产生冲击。信号也一样，从50欧姆的区域突然进入60欧姆的区域，一部分能量会在突变处反弹回来，这就是反射。反射回去的能量会和正向传播的信号叠加，导致接收端看到的波形变差，过冲、振铃、台阶都来了，严重的情况直接导致误码。

TDR这个工具，本质上就是给传输线做“CT扫描”的。它向待测走线发射一个快速上升沿的阶跃脉冲，然后观察反射信号随时间的变化。因为反射信号返回的时间对应着走线上的位置，反射系数对应着该位置的阻抗变化，所以一条TDR曲线，横轴是时间但可以换算成距离，纵轴就是阻抗值。看这条曲线，就像把整条走线的“阻抗心电图”摊开在眼前，哪里高、哪里低、哪里不连续，一目了然。

这也是为什么高速PCB设计里，TDR仿真被当成通用的“第一道检查”手段。其他仿真比如S参数、眼图，能告诉你系统最终性能行不行，但TDR能告诉你问题出在哪一段走线。设计阶段提前跑一次TDR，能省下后面改板两三轮的痛苦，这是实打实的成本。

1.2 为什么我在众多工具里选Sigrity

现在市场上能做TDR仿真的工具不少，ADS、HyperLynx、SiSoft、Sigrity都有这块功能，实际选型看团队习惯，也看和设计流程的契合度。我个人的主力环境是Cadence，所以Sigrity几乎是绕不开的。

Sigrity跑TDR的优势在于：它和Allegro的配合非常顺滑。PCB设计文件可以直接导入，叠层、过孔、走线信息保留得相对完整，不需要花大量时间在模型重建上。其次，Sigrity的网格剖分和时域求解器在走线级、封装级分析上做得比较细，仿真结果跟实测的吻合度经过多年工程验证，可信度很高。另外，Sigrity家族的工具链是齐的：PowerSI做频域电磁场分析，SystemSI做链路级时域分析，TDR仿真在这套体系里就是很自然的入口。

当然，工具只是工具，核心还是分析思路。哪怕你用的是别的产品，这篇文章里的端口设置逻辑、激励上升时间选择、波形判读方法，基本都是通用的。掌握了方法论，换工具只是换个界面而已。不过既然标题是Sigrity，下面我就以Sigrity的操作路径为主线来拆解。

2. Sigrity TDR仿真完整操作流程

2.1 仿真前的工程准备与叠层检查

拿到一个PCB工程，第一步千万别急着去点仿真按钮。我见过太多人载入.brd文件，随手放几个端口就开跑，出来的曲线烂得没法看，还找不出原因。问题往往出在预处理环节。

先说工程文件准备。Sigrity的TDR仿真一般从PowerSI或SystemSI进入。PowerSI更适合做PCB级电磁场求解，SystemSI更侧重链路级行为级仿真。做TDR时，我习惯用PowerSI先提取无源通道的参数，再进SystemSI做时域分析，不过纯走线级别的TDR，PowerSI的时域求解也完全足够。实际上，Sigrity界面中也有直接建立TDR仿真工程的入口，选择TDR模板后，系统会自动设置一套合理的默认参数，这对新手很友好。

导入文件前，一个容易踩的坑是叠层信息缺失。EDA工具里有些PCB文件带着叠层，有些需要重新设置。叠层里包含层顺序、介质厚度、介电常数、铜箔厚度等，这些直接决定特征阻抗计算的准确性。常见错误是叠层里介质材料写着FR4，但Dk用了低损耗材料的数值，或者介质厚度是含铜厚度而没有扣掉铜厚，跑出来的阻抗会系统性偏差，而且你很难察觉。所以，导入后第一件事就是进入叠层编辑器，逐层核对Dk、损耗角正切、介质厚度、铜厚，和板厂给出的叠层表对比一遍。

叠层确认后，还要检查走线的参考平面。高速走线的回流路径依赖参考平面，如果某段走线跨了分割，或者旁边有铜皮掏空，TDR曲线上会出现明显的阻抗突变。这在仿真里其实是一件好事——仿真能把这个风险提前暴露出来。但前提是参考平面的模型必须完整，不能为了减模型规模把内层大面积删掉，否则仿真的参考就不对，结果自然失真。

工程准备做完，还要确认单位设定。Sigrity里单位可以是mil、mm、um混着显示，端口间距、过孔尺寸这些参数如果不留心单位，容易设置出物理上不合理的结构。我个人的习惯是全流程统一用mil做长度单位，和国内板厂沟通时再换算成mm，减少出错概率。

2.2 端口放置与模型范围裁剪的实操要点

工程干净了，下一步就是放端口。TDR仿真的端口不是随便放的，端口位置原则上要放在“被测区域的两端”。什么意思？如果你的目标是检查一条从连接器到芯片引脚的差分走线，那就要在连接器侧的焊盘处放一个端口，在芯片引脚侧的过孔或焊盘处放另一个端口。仿真时，在一端加激励，在另一端看传输和反射情况。

端口类型上，单端走线用单端端口，差分对用差分端口。差分端口在Sigrity里可以直接定义正负两个节点，设置时注意极性不要接反。接反了看着是差分，实际等效在一起，曲线会让你怀疑人生。常见的端口设置界面是一个表格，每一行是一个端口，你要指定端口所在层、正节点、负节点（如果需要的话）、端口阻抗参考值。TDR仿真里，端口参考阻抗一般设50欧姆用于单端、100欧姆用于差分，这是默认约定，也是大多数测试系统的标准。

另一个关键点是模型范围裁剪。整个PCB板子几十层几千根走线，如果不做裁剪直接仿真，求解矩阵会非常庞大，跑一个时域仿真可能要几个小时甚至内存直接爆掉。正确做法是只保留与被测网络相关的部分：目标走线、它的参考平面区域、旁边的耦合线（如果想知道串扰影响）、两端器件模型（可以用S参数或Spice模型代替）。

模型裁剪具体操作上，我常用的方法是在Sigrity中创建一个新的仿真工程，添加需要保留的层和区域。也可以用网表筛选功能，只导入目标网络。裁剪时留一些余量，比如走线两侧各留3到5倍线宽的铜皮，过远的部分对结果影响不大，留着反而拖慢求解。参考平面要注意，不能只留下一小条，要保留足够宽的参考铜皮，保证回流路径是连续的，否则仿真模型里的人为分割会让TDR曲线出现一个原本不存在的阻抗尖峰。

裁剪完成后，建议先用一次快速全波求解提取S参数，扫频范围不用太高，看S11和S21的曲线形态是否合理。如果S参数就异常，比如出现莫名其妙的高次谐振，那说明模型或者端口有问题，先别急着跑时域，把问题解决在源头。这个检查习惯能帮你筛掉80%的仿真低级错误。

2.3 激励设置、扫描范围与求解配置

端口放好了，模型也裁剪干净了，接下来进入TDR仿真最核心的参数配置环节。Sigrity的TDR仿真向导里，主要有几个参数要自己定义：激励类型、上升时间、比特率（如果做码型激励）、终止条件、扫频范围（用于S参数提取）。

激励类型通常是阶跃脉冲（Step Pulse）或者上升沿阶跃，TDR的原理就是观测阶跃信号的反射。上升时间这个参数，直接决定TDR能分辨多短的阻抗不连续。原理其实不复杂，信号上升沿在介质中传播时，前沿占据一定物理长度，这个长度约等于上升时间乘以传播速度。馈入信号的上升沿越陡，前沿占的空间越小，能分辨的阻抗突变就越精细。

工程上有句经验话：TDR分辨率大约等于上升时间对应传播距离的一半。举个例子，FR4中信号传播速度大约6 mil/ps，如果你设置上升时间50 ps，对应传播距离约300 mil，能分辨的阻抗不连续大约150 mil左右。这个数字意味着，短于150 mil的阻抗突变，曲线只能反映一个模糊的凸起，定位精度受限。所以，想要看清过孔stub这类短结构的阻抗影响，上升时间要尽量小，典型设置在20-30 ps。

不过上升时间也不是越小越好。仿真是有数值代价的，上升沿越陡，需要更高的频带宽度，S参数提取的最高频率就要设得越高，网格剖分越细，求解资源成倍增加。而且激励过陡还会激发一些在真实场景中被驱动器的输出寄生电容削掉的极高频分量，导致仿真波形出现不实际的振铃。我自己的经验是两个档位：快速检查用50 ps，认真看细节用20 ps——具体取舍看你实际芯片的上升沿，和芯片手册的Tr值对齐最合理。

扫描时间窗口也要合理设置。TDR曲线横轴是时间，这个时间要覆盖信号从端口出发、到达远端、再反射回来的往返时间。如果时间窗口设短了，你只能看到前半段走线，后半段是截断的；设太长了，反射已经跑完了一个完整来回，后面就是些无意义的纹波。一个快速估算方法是：已知走线物理长度L和介质有效介电常数Dk_eff，信号传播速度为c除以根号Dk_eff，往返时间就是2L除以传播速度，再留出20%-30%的余量作为扫描窗口。比如6英寸长的FR4走线，Dk_eff约3.6，往返时间大概3ns左右，设置4ns扫描窗口就很从容。

求解配置方面，Sigrity时域仿真的默认精度参数对大多数PCB结构是够用的，但如果你在仿真过程中看到曲线上有高频毛刺或数值震荡，可以检查自适应网格加密的迭代次数是否偏低，适当增加求解精度。还有一点要提醒的是时域步长设置，步长决定了波形采样密度，太粗会漏掉窄脉冲尖峰，太细浪费资源。通常步长取激励上升时间的1/10到1/20，比如50 ps上升时间，步长2-5 ps就够。

3. TDR波形看不懂等于白跑：核心判读技巧

3.1 用阻抗剖面快速定位问题点

仿真跑完，出来的TDR曲线是一条阻抗随距离（或时间）变化的折线，形态上有几个标准特征：

曲线大部分区域平直，大致落在目标阻抗值附近，说明走线阻抗控制良好；曲线出现向上的尖峰，说明该位置电感偏大、阻抗偏高；曲线出现向下的凹陷，说明该位置电容偏大、阻抗偏低；曲线呈阶梯状持续上升或下降，说明走线宽度渐变了，或者参考平面间距渐变；曲线在末端急剧飙升或骤降，那是走线终点开路（高阻）或短接（低阻）的表现。

刚跑完TDR时，很多人第一反应是“哇，曲线怎么这么多毛刺”。这里要区分的是结构反射和数值噪声。真正的阻抗突变在TDR曲线上往往是规律性的、可重复的、和结构位置对应的；数值噪声则是高频随机的小抖动，换个网格设置就会变化。如果曲线某个位置出现一个很明显的尖峰，你可以用距离坐标对着PCB设计文件检查——这个位置是不是过孔了？是不是有焊盘？是不是走线换层了？大多数情况下，能一一对上。

过孔是TDR曲线上的常客。通孔换层时，电流路径要从一层跳到另一层，回流路径也跟着切换，过孔的寄生电容和寄生电感会形成明显的阻抗突变。TDR上典型特征是：先是电容效应导致的小凹陷，接着是电感效应导致的小尖峰，整体形成一个下凹再上凸的小“阶梯”。如果过孔旁边有stub——就是过孔没用到的那段多余铜管——还会产生一个谐振器效应，在TDR上表现为反复的小波动。消除stub是高速设计里控制过孔阻抗不连续的重要手段，背钻因此成为高速背板设计的标配工艺。

另一个常见问题是走线宽度渐变区。很多设计为了节约空间，走线从宽变窄、从窄变宽，TDR上对应区域会出现平滑的阻抗爬坡或者下坡。这种渐变本身不致命，只要变化速率不快、突变幅度不大，对信号影响有限。但如果你看到的是“台阶式”的跳变——宽度突然变了，那就要警惕，这种陡变在高速率下会产生明显反射。TDR的好处就是你不用猜，直接就能看到台阶的高度和位置。

3.2 差分TDR、耦合效应与眼图联动分析

差分信号在高速接口里是主流，PCIe、USB、Ethernet基本都是差分结构。差分TDR比单端多一个维度，不但要看差分阻抗，还要关注共模阻抗和两根线之间的耦合。Sigrity支持差分TDR仿真，设置差分端口后，结果里可以分别查看差分阻抗Zdiff、共模阻抗Zcom以及单端阻抗Zse。

差分阻抗和单端阻抗的关系，取决于耦合强弱。理想的差分对，Zdiff约等于两倍的Zse再减去一部分耦合修正量。耦合强的紧耦合走线，Zdiff明显低于2Zse；耦合弱的松耦合走线，Zdiff接近2Zse。跑完差分TDR后，我习惯同时检查三个数：Zdiff是否符合设计要求（比如100欧姆）、Zse是否在合理区间（通常略高于50欧姆）、Zcom是否稳定。如果Zcom波动大，说明两根线的耦合在变化，这种变化往往是线间距不均匀导致的，严重的会产生共模噪声，对EMC也是隐患。

TDR曲线虽然直观，但不能只看TDR就下结论。TDR看到的是阻抗连续性问题，而最终系统能不能工作，看的是眼图、误码率这些端到端指标。我的习惯是TDR做“体检”，眼图做“验收”——先用TDR把阻抗突变找出来并优化掉，然后再跑完整链路的S参数和眼图仿真，确认优化确实带来收益。

有一个很典型的例子：某次调试一个8Gbps的SerDes通道，眼图明显塌陷，但换层位置怎么都查不出问题。后来在Sigrity里跑TDR，发现换层过孔旁边有一个很小的参考平面掏空区域，过孔的回流电流被迫绕了一个大弯，TDR曲线上那个位置多了个细微的尖峰。虽然反射系数看着不大，但高频分量反复反射，叠加起来就把眼图破坏了。把掏空区域补铜之后，TDR曲线拉平，眼图立刻改善。这个案例说明，TDR的价值在于“定位”，它能告诉你问题在哪里，而不是仅仅告诉你“有问题”。

4. 常见问题与排查技巧实录

4.1 波形震荡、负阻抗、超范围异常的处理

用了这么长时间Sigrity TDR仿真，踩过的坑不少，挑几个典型的说一下。

第一个坑：TDR曲线出现高频震荡，看着像吉他弦在抖，没法读。这个现象多半是时域步长和激励上升时间不匹配导致的数值振荡。解决办法是把时域步长调小，或者把S参数提取的最高频率和激励频带对齐。还有一种可能是端口处的几何结构引入了过大的寄生电容，仿真中端口本身变成了一个谐振器。检查端口附近的铜皮和焊盘，适当缩小端口建模范围。

第二个坑：阻抗值显示为负或者超出物理范围。正常的TDR曲线，无论怎么反射，阻抗都应该是正值，且不可能低于0欧姆。出现负值，基本可以断定是参考节点设置错误或者端口的正负节点互换，差分端口的极性接反也会有类似现象。这种问题别去调求解器，先回头检查端口定义。

第三个坑：曲线整体偏移，比如设计的50欧姆走线，TDR显示整体是47欧姆。优先怀疑叠层参数不对。Dk值偏大会让特征阻抗整体偏低，介质厚度偏薄也有同样效果。拿着仿真叠层跟板厂叠层逐项对，通常能找出问题。如果叠层没问题，再检查端口阻抗参考值是否设置成了50，如果设成55，曲线会整体往上偏约10%。

第四个坑：TDR曲线末端反射不是干净的“开路高阻”或“短路低阻”，而是乱七八糟的波动。这是因为扫描窗口内包含了多次反射或者远端端接不良。可以在扫描设置里加上终端匹配电阻，模拟真实接收端的情况。另外，如果被测网络很长，信号在窗口内来回反射多次，也会叠加出复杂的波形。缩短扫描时间窗口，只看第一轮反射，是排除多次反射干扰的有效手段。

4.2 仿真与实测之间的差距从哪来

仿真跑得再好，最终还是要和实测对标。TDR仿真和实物TDR测试结果存在差距，是行业里常见的争论点。差距来源主要有三块，理解了就不慌。

第一，模型理想化。仿真里叠层参数是均匀的，走线轮廓是完美的矩形，而实际PCB制造出来是有公差的——线宽有正负10%的公差，介质厚度也有变化，介电常数还会随频率和温湿度变化。铜箔表面的粗糙度更是高频损耗的大户，但很多叠层设置里没有建粗糙度模型。这些因素叠加起来，实测TDR通常比仿真“模糊”一些，阻抗突变没有仿真里那么锐利。

第二，测试系统本身的影响。真实TDR测试需要用探针接触PCB，探针的寄生电感、接地方式对测量结果影响很大。TDR探针头那一段，如果接地不良，很容易在曲线上制造一个假的阻抗凹陷。示波器的带宽和采样率也会限制你能看到的最小细节。所以实测曲线的解读，比仿真曲线更需要经验。仿真曲线干净，实测曲线带各种毛刺，不要急着说“仿真不准”，先检查探针和校准。

第三，时域窗和频域截断的问题。TDR仿真很多时候是先求频域S参数，再变换到时域。频域扫频范围有限，相当于给S参数做了个带宽窗口，变换到时域时会产生振铃，甚至出现“矮胖”的旁瓣。这就是为什么S参数提取的最高频率要设置得足够高，至少覆盖激励上升沿对应频率的三到五倍。这个经验值在文档里一般找不到，是实打实踩坑换来的。

做仿真与实测对标时，我自己的流程是：先跑仿真TDR，记录关键突变点位置和阻抗偏差值；再去实验室测实物，重点看同样位置的突变是否出现。如果仿真和实测在“位置”上对得上，只是突变“幅度”略有不同，那基本印证了设计问题和工具判断。如果位置都对不上，优先怀疑测试校准和探针接触问题，不是急着改仿真模型。

5. 从入门到精通的三个习惯

写了这么多，最后分享一点心得体会。TDR仿真这个技能，本身操作不难，难的是形成一套规范的做事习惯。我把它总结成三点。

第一，仿真前必须“看”完叠层和模型。无论项目多急，导入工程文件后先花10分钟核对叠层参数、参考平面完整性、单位设置，这个时间永远不会白花。跳过检查直接开跑，出了问题回头查，耗的时间往往是10分钟的十倍。

第二，参数设置要懂得“对齐”。激励上升时间、频域扫频上限、时域步长这三者是需要对齐的。关键是记住上升沿对应的等效带宽公式，以及分辨率估算关系。不要盲目追求小上升时间，也不要为了提高分辨率而无限制加密网格，工程上够用就好。

第三，TDR只是起点，不是终点。阻抗修平了，链路不一定就是好的；但阻抗都修不平，链路大概率是差的。把TDR定位成高速PCB设计流程中的“体检仪”，配合S参数、眼图、误码率一起用，才是完整的信号完整性分析思路。

Sigrity这套工具在高速PCB分析领域确实能扛能打，尤其是和Allegro、OrCAD配合起来的流程，属于大厂里用得最多的套路之一。对工程师来说，与其在板子回来后拿着示波器痛苦地找问题，不如在设计阶段就把TDR仿真跑熟，用一条干干净净的阻抗曲线，去换后面好几轮的改板时间和沟通成本。希望这篇东西能帮你少踩几个坑，早日跑出又平又顺的TDR曲线。