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简介：智力竞赛抢答器逻辑电路设计文档面向电子工程、数字电路及嵌入式系统方向的学生与设计人员，提供一套完整的技术方案。文档围绕四组抢答器的设计需求，详细阐述了第一抢答信号鉴别、锁存、自锁、组别显示、加减计分、定时报警及主持人复位等核心功能的实现方法，并给出了采用CD4042锁存器、CD4012与非门等集成电路构建控制、显示、声响及门控多谐振荡电路的具体设计思路与原理图解析。内容涵盖总体结构框图、各单元电路详解、芯片逻辑功能说明，尤其对CD4042的CP锁存机制和CD4012的逻辑判断作用进行了细致分析。资源为单个doc格式文件，压缩包容量约1.08MB，结构清晰，可直接用作课程设计、毕业设计或电子竞赛的参考方案。该资源已有266人学习下载，对希望快速掌握抢答器电路设计、理解数字逻辑实际应用的读者颇具价值。

1. 抢答器设计的本质是“先到先得”锁存问题

智力竞赛抢答器的逻辑电路设计，表面看是把几个按键的输入变成一个编号，真正难的是“先到先得”四个字。组合逻辑编码器只能回答“现在谁按着”，回答不了“刚才谁第一个按的”；只要没有锁存，后按的人就能盖掉先按的人。很多初学者搭完电路，发现一松手编号就消失，第二次按键还能再次触发，就是少了锁存器这一环。下文按“需求建模 → 优先编码 → 锁存反馈 → 抗干扰 → 仿真验证”的顺序，把一台四路抢答器从真值表做到门电路和 Verilog 可验证模型。适合正在做数字电路课设、调试电工电子竞赛设备，或者想从组合逻辑进阶到时序逻辑的工程师，文末参数表和测试台可以直接抄走。

2. 抢答器逻辑电路设计的第一步：定义真值表和优先级编码

2.1 输入输出定义：低有效按键和正逻辑编号

在开始画真值表之前，先规定电平。常见做法是按键一端接 GND，另一端接芯片输入引脚，并外接 10kΩ 上拉电阻到 VCC。这样按键未按下时引脚读到高电平，按下时读到低电平，也就是“低有效”输入，记作key_n[3:0]。注意像 74LS148 这类 TTL 编码器，输入低有效是芯片手册推荐的接法，不是个人偏好。如果直接把低有效信号当高有效逻辑代入表达式，会得到完全反转的真值表，后面所有接线都得跟着乱。

输出侧定义两组信号：编码code[1:0]代表抢答者编号，valid代表是否已有有效抢答。这里故意把编号和有效标志分开，是为了后面锁存器更容易实现“无人抢答时输出全 0，有人抢答后才给出编号”。如果只用 code 是否为 0 判断，0 号选手会永远无法表示，所以 valid 不是冗余位。引脚定义和有效电平一旦定错，是逻辑电路设计里最常见的返工原因，建议在原理图上把每个信号的有效电平和反相关系标清楚。

2.2 四路优先级真值表：为什么不用十六行全列举

假设四路输入从低到高的编号分别是 K0、K1、K2、K3，优先级按位号递增，K3 最高，K0 最低。用正逻辑 1 表示按下，则完整的组合逻辑真值表有 16 行，但其中大部分行只是“多键同时按下”的组合。抢答器关心的只有两类：单键按下输出对应编号；多键同按输出优先级最高的那个编号。下面是被压缩后的四路优先编码真值表。

从表里能直接看出，只要最高优先级位为 1，低位的取值就不影响输出。因此压缩后的真值表描述的是“有效输入的最高位索引”，这就是优先编码器。硬件上，74LS148 工作方式与此完全一致，只是输入/输出极性相反。在写代码之前，先把这张表在纸上画出来，比直接对着卡诺图硬推要好得多。

2.3 编码表达式与 Verilog 的 assign 写法

根据上表可以写出正逻辑高有效输入的编码表达式。设 I3～I0 表示四个按键按下，优先级从高到低是 I3 > I2 > I1 > I0。

Y1 = I3 + I2
Y0 = I3 + (~I2 & I1)
V = I3 + I2 + I1 + I0

wire I3, I2, I1, I0; assign V = I3 | I2 | I1 | I0; assign Y1 = I3 | I2; assign Y0 = I3 | (~I2 & I1);

这段代码里的assign是连续赋值，组合逻辑专用。I3、I2、I1、I0 在使用前可以先从低有效的key_n反相得到：wire I0 = ~key_n[0];。Y0 表达式里的~I2 & I1是关键，它表示当 I3 和 I2 都没按下、I1 按下时，编号的 0 位才为 1，否则高位优先会强制该位归 0。如果直接写Y0 = I3 | I1，那么 I2 和 I1 同时按下时，输出会变成 3 号而不是 2 号，这是最常见的逻辑错误。参数方面，如果使用 74LS148，输入低有效，所以真正的硬件表达式会多一个取反环节，但这不影响这里的学习模型。

3. 用 74 系列芯片搭出抢答器核心：优先编码器与 RS 锁存器

3.1 为什么选 74LS148 而不是一堆门电路

上一章的表达式用五六块 74LS00/74LS04 也能搭出来，但两个问题会立刻暴露：一是逻辑化简后的连线在面包板上很难排查；二是没有“有效信号”的输出，后续按键变化会把前面结果冲掉。在逻辑电路设计里，把编码和锁存分开是最可靠的分层思路，这也是 74LS148 存在的意义。

74LS148 是 8-3 优先编码器，输入和输出都是低有效。它有EI使能输入端、GS组选输出和EO级联输出。这里只使用 4 个输入端，把其他输入接高电平屏蔽。选型原因是它自带优先级矩阵，多键同按不会出现编码竞争振荡，内部传输延迟大约 20 ns，足够搭配普通锁存器。相比用逻辑门拼出的编码器，芯片方案在竞赛抢答器上更常见，也更容易套用现成真值表。

3.2 四路抢答器最小接线步骤

按下面步骤搭出的电路，可以实现“按下任意键 → 数码管显示编号 → 后续按键无效 → 按复位恢复”。

1. 按键输入网络：每个按键一端接 GND，另一端接 10kΩ 上拉电阻到 VCC，同时引到 74LS148 的一个输入端。为抑制触点毛刺，在按键两端并联 0.1μF 电容，注意这一步只是去高频噪声，真正的消抖放在第 4 章。
2. 优先编码器：74LS148 的四个输入脚分别接四路按键信号，未使用的输入脚接高电平。输出 A0、A1、A2 是反码，所以经过 74LS04 反相后得到正逻辑编号。GS 引脚是低有效输出，经 74LS04 反相后作为锁存器的触发时钟和有效标志。
3. 锁存器：推荐用 74LS279 四 R-S 锁存器，两路锁存编号位，一路锁存有效标志。编码输出接 S 端，异步复位按钮接 R 端，复位按下后所有锁存输出归 0。
4. 显示驱动：将锁存器输出的两位 BCD 码接到 74LS48 译码器，驱动共阴数码管；有效标志的锁存输出接一个 LED 做抢答成功提示。

接线关系见下表。

注意一个问题：74LS148 在 EI 被关断后，输出会强制变为全 1（即正逻辑 0），所以锁存器必须在收到按键后的短暂窗口内先完成写入。这也说明为什么前面要加反相器而不是把 GS 直接接到锁存器，电平极性和触发边沿错一个，整个抢答器就只会复位不会锁存。

3.3 锁存和封锁：让第一个按键说了算

R-S 锁存器的行为是：S 为高时输出置 1，R 为高时输出清 0，S 和 R 同时为高时输出状态不确定。因此按键编码不能长期接在 S 端，否则第一个键释放后 S 变低，输出会丢失。正确做法是让编码信号短暂维持，然后用 GS 的反相来隔离。常见做法是在编码器和锁存器之间加一个“时钟门控”，按下瞬间 GS 产生一个窄脉冲，用它把编码写入锁存器，随后即使编码线恢复默认值，锁存器依然保持。74LS279 的正脉冲宽度只需要几十纳秒，逻辑上由 RC 延迟和与非门整形实现。

另一个做法是把有效标志的锁存输出反馈到编码器的EI，当valid为 1 时 EI 变为 1，关闭编码器后续响应。这种方法能直接阻止第二个按键进入，但必须确保锁存器在 EI 关闭之前完成写入，否则编码器输出会被强制清零，抢答结果也跟着丢。这也是为什么很多现成设计把锁存器时钟和 EI 反馈做成一个互补的时序对，先允许编码进入，再封锁整个输入端口。

3.4 用可综合的 Verilog 行为模型模拟硬件结构

第 2 章给出了组合逻辑表达式，这里补上锁存部分。写一个quiz_core模块，输入低有效按键，输出编号和有效标志，用 valid 的上升沿锁存一次，并且增加valid判断确保“只锁一次”。这个模型可以直接扔进仿真器，后续综合时也可以映射到 D 触发器。

module quiz_core( input [3:0] key_n, input rst_n, output reg [1:0] code, output reg valid ); wire [3:0] key = ~key_n; wire [1:0] enc_data; wire enc_valid = |key; assign enc_data = key[3] ? 2'b11 : key[2] ? 2'b10 : key[1] ? 2'b01 : 2'b00; always @(posedge enc_valid or negedge rst_n) begin if (!rst_n) begin code <= 2'b00; valid <= 1'b0; end else if (!valid) begin code <= enc_data; valid <= 1'b1; end end endmodule

key = ~key_n把低有效转成高有效；enc_data用三目表达式实现了 4-2 优先编码，和 74LS148 功能等价。enc_valid提升为锁存时钟，else if (!valid)防止复位后第二次按键把编号覆盖。代码中的<=都是非阻塞赋值，保证code和valid在同一时刻更新，不会出现组合逻辑的瞬时毛刺反馈。这个写法主要用于行为验证，综合时工具会把它解释成带异步复位的寄存器或锁存器，真正的硬件里还需要用时钟同步逻辑做一次约束。

4. 按键抖动、多键同按与 RC 参数计算

4.1 机械触点的抖动问题和两个处理层次

机械按键按下到稳定，会产生 5～20 ms 的非单调抖动。逻辑电路设计里处理抖动有两个层次：电气层用 RC 低通吸收，逻辑层用锁存器屏蔽第二次上升沿。只靠锁存器不够，因为抖动会在第一次按下时产生多个边沿，posedge enc_valid可能触发多次；只靠 RC 也不够，因为 RC 不能消除所有窄毛刺，最终还需要锁存器决定“谁先到”。这就是为什么前面章节反复把编码器、消抖和锁存写在同一条链路上。实际调试中，先看示波器波形，再决定 RC 参数，可以省去大量猜测。

4.2 RC 低通参数计算和查表

典型消抖电路是在按键输出信号上串联 R，对地并联 C，然后接到 74LS148 输入端。时间常数 τ=RC，决定输出能否滤除宽度小于某个值的抖动。对于低有效的按键，电容初始被充到 VCC，按下后要降到 TTL 低电平阈值（74LS 的 V_IL 约 0.8V）所用时间为 t = τ ln(VCC / V_IL)。反过来，释放时从低升到高电平阈值约 τ ln(VCC / V_IH)。用一段 Python 脚本计算不同参数下的理论消抖时间。

import math vcc = 5.0 vil = 0.8 # TTL 低电平输入上限 vih = 2.0 # TTL 高电平输入下限 combos = [(1e3, 10e-6), (2.2e3, 4.7e-6), (10e3, 1e-6)] for r, c in combos: tau = r * c t0 = -tau * math.log(vil / vcc) t1 = -tau * math.log(1 - vih / vcc) print(f"R={r/1000:.1f}k C={c*1e6:.1f}uF tau={tau*1e3:.1f}ms " f"fall={t0*1e3:.1f}ms rise={t1*1e3:.1f}ms")

计算依据：vil是 74LS 的低电平输入上限，vih是高电平输入下限；t0是按下信号到达低门槛的时刻，t1是释放到达高门槛的时刻。两者都不超过典型抖动宽度时，就认为能被滤除。如果使用的芯片是 74HC 或 CD4000，阈值不同，需要按数据手册替换vil和vih。

常见组合查表如下。

注意 10kΩ 对 74LS 输入低电平电流可能太大，按下时会在电阻上产生压降，导致输入低电平不够低。所以 74LS 方案优先采用 1kΩ+10μF，2.2kΩ+4.7μF 适合大多数环境；10kΩ 组合只推荐给 74HC 等低输入电流逻辑。数值只是参考，实际抖动宽度因按键品牌差异很大，把示波器接到输入节点前调试最靠谱。

4.3 多键同按和优先级裁决的临界时序

多键同按在逻辑上由优先编码器保证输出最高位，但物理上两个按键的沿不可能完全同一时刻到达。如果第二个键的有效沿比第一个晚不到一个传输延迟，编码器输出可能先短暂跳到第二个键的编码，被锁存器捕捉，造成低优先级反杀。常见做法是：让锁存触发信号比编码数据晚几十纳秒。在 74LS148 电路里，给 GS 信号串联两个与非门作约 20 ns 延迟；在 Verilog 仿真里，用#1延迟模拟数据建立。RC 消抖会把按键沿变得很缓慢，反而更容易出现编码器和 valid 到达时间的微小偏差，所以这一步不能省。

一个更实际的调试技巧：用示波器的双通道同时看enc_data和enc_valid，触发源选enc_valid上升沿，观察enc_data是否在上升沿之后至少数据手册要求的时间里保持不变。若发现数据仍在跳变，就把R从 1kΩ 调到 2.2kΩ 或者用 74HC14 施密特触发器整形，而不是单纯加大电容。

4.4 竞争冒险与毛刺检查

组合逻辑中的Y0 = I3 | (~I2 & I1)在 I2、I1 同时翻转时可能出现静态冒险，因为不同路径延迟不同，输出可能产生短暂毛刺。在抢答器里这种毛刺进入锁存器会误判先后。检查方法是把 I2 和 I1 作为输入节点，观察 Y0 是否存在跃变毛刺，一旦发现就在输出端加一个几十皮法的负载电容吸收；更简单的是直接用 74LS148，它的内部输出晶体管已经做了对称延迟。另一个检查点是enc_valid的边沿是否出现在enc_data已稳定之后，这可以直接在仿真里用$time打印两个信号的变化时刻。对于纯逻辑电路，还要检查电源旁路电容是否足够，74LS 芯片在电源引脚附近应放置 0.1μF 去耦电容，不然编码器翻转瞬间的地弹噪声也会被锁存器当成有效触发。

5. 用 Verilog 测试台验证抢答器时序：从消抖到锁存

5.1 一个带抖动注入的最小测试台

把第 3 章的quiz_core当成被测模块，写一个 testbench 验证“第一个按下后 valid 一直保持，后续键不覆盖”的行为。为了模拟真实按键抖动，代码里敲入几个毛刺后再保持按下。

`timescale 1ns/1ps module quiz_core_tb; reg [3:0] key_n; reg rst_n; wire [1:0] code; wire valid; quiz_core dut(.key_n(key_n), .rst_n(rst_n), .code(code), .valid(valid)); initial begin key_n = 4'b1111; rst_n = 0; #100 rst_n = 1; $monitor("%t key_n=%b code=%b valid=%b", $time, key_n, code, valid); // 模拟0号键抖动并最终按下 key_n[0] = 0; #20; key_n[0] = 1; #30; key_n[0] = 0; #10; key_n[0] = 1; #20; key_n[0] = 0; #200; // 再按下1号键，预期锁存信号不变 key_n[1] = 0; #50; key_n[1] = 1; #20; key_n[1] = 0; #200; if (code == 2'b00 && valid === 1'b1) $display("PASS: first key lock saved"); else $display("FAIL: code=%b valid=%b", code, valid); $finish; end endmodule

$monitor会在信号变化时打印当前时间和状态，适合观察锁存何时发生；valid在第一个有效边沿后变 1，后续即使第二个键按下并产生边沿，else if (!valid)会阻止更新。注意 testbench 里故意用了多次 20 ns 级别的抖动，实际 RC 消抖后的信号不会有这么快的沿，但即使如此，核心逻辑也不能被扰动。

5.2 用波形检查建立时间和毛刺

仿真波形里最好把key、enc_valid、code同时拉出来看。如果code在enc_valid上升沿附近出现短暂不确定值，说明组合逻辑有竞争冒险，需要在代码里用assign #delay或修改编码器结构。另一个技巧是在valid变 1 之后把rst_n拉低再拉高，确认复位后整个链路回到初始状态，这对竞赛题常用的“每次出题前复位”场景是必须验证的。把这两个场景跑完，再回到面包板看 RC 参数是否和仿真一致，就可以交付整套抢答器逻辑电路设计了。

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