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1. 项目概述：为什么这个两级式小功率变换器设计值得花时间深挖？

“LLC专题（五十四）全网最全基于无桥PFC与移相全桥DCDC结合同步整流技术的两级式小功率变换器设计研究（BOM表+原理图+PCB+软件+内容概要）”——光看标题，很多人第一反应是：又一个堆砌术语的“学术风”标题。但如果你在电源行业干过三年以上，尤其做过200W–500W工业适配器、医疗电源或高端LED驱动，你马上会意识到：这不是炫技，这是在解决一个真实存在的“夹心层痛点”。

所谓“夹心层”，指的是功率在150W到600W之间、对效率、体积、EMI和可靠性都有严苛要求，但又不值得上三电平或交错并联这类高成本方案的典型应用场景。比如一台带PoE++供电的工业网关，输入需满足Class B EMI，满载效率要≥94%，待机功耗<300mW，同时PCB面积被限制在100mm×80mm以内。这时候，传统单级LLC虽然结构简单，但输入电压范围宽（85–265Vac）时，PFC级缺失导致THD超标、浪涌电流大、雷击防护难；而常规“Boost PFC + LLC”两级方案虽成熟，却因Boost二极管导通损耗和反向恢复损耗，在中低负载段（20%–50%）效率明显滑坡——实测下来，230Vac输入、30%负载时，整机效率常掉到89%以下，温升还偏高。

本项目正是针对这个断层提出的系统性解法：用图腾柱无桥PFC替代传统Boost，消除二极管导通压降与反向恢复损耗；再用移相全桥DCDC替代LLC谐振腔，规避LLC在宽输入/宽负载下增益调节困难、轻载ZVS难以维持、死区敏感等固有缺陷；最后在次级侧全面采用同步整流MOSFET+自适应驱动逻辑，把整流损耗从1.2V×Iout直接压到20mΩ×I²out量级。三者不是简单拼接，而是深度耦合——PFC的输出电压纹波特性被用来优化PSFB的移相角动态响应窗口，PSFB的原边电流波形又被用于重构同步整流的关断时序。这种协同设计，让整机在115Vac/50%负载点实测效率达95.2%，230Vac满载达96.1%，待机功耗仅210mW，且传导EMI裕量达8dB以上。更关键的是，它提供了完整的工程落地包：BOM表标注了每个器件的选型依据（比如为什么用STP80N10F7而不是IRF3205）、原理图里关键网络做了阻抗匹配注释、PCB文件包含完整的热焊盘铺铜规则和隔离间距标注、软件代码里嵌入了PFC过零检测滤波系数自整定逻辑。这不是一份论文附录，而是一份可直接导入产线试制的“设计说明书”。

如果你正卡在类似功率段的电源开发中，反复调试PFC环路却总在20kHz附近振荡，或者LLC轻载时MOSFET温度比满载还高，又或者客户突然要求把EMI测试从Class A升级到Class B——那么这个项目里的每一个细节，都可能是你少走三个月弯路的关键线索。

1.1 核心需求解析：不是为了“新”，而是为了“稳”和“省”

这个项目的底层驱动力，从来不是追求拓扑新颖度，而是三个非常务实的工程目标：稳态效率不妥协、动态响应不震荡、量产成本不溢出。我们来拆解一下这背后的真实约束。

首先是“稳态效率不妥协”。很多工程师一提高效率，第一反应是换超结MOSFET或GaN器件。但本项目坚持用硅基器件实现96%+效率，核心在于损耗路径的精细化管理。以PFC级为例，传统Boost在230Vac输入、满载时，Boost二极管的导通损耗约占总损耗的18%，反向恢复损耗占12%。图腾柱无桥PFC通过用MOSFET替代二极管，将这两项损耗合并为单一MOSFET的导通损耗（Rds(on)×I²），实测降低约23%。但难点在于：图腾柱结构天然存在“直通风险”，必须设计精确的死区控制逻辑。本项目采用“硬件死区+软件补偿”双保险：硬件层面用UCC27611双通道驱动芯片内置5ns死区，软件层面在MCU中根据实时母线电压动态微调PWM上升沿延迟，确保在85Vac低压启动时也能避免直通。这个细节看似微小，却是整机能否长期可靠运行的分水岭——我曾见过某款商用适配器因死区不足，在雷雨天电网电压波动时连续烧毁12台样机。

其次是“动态响应不震荡”。两级架构最大的隐患是前后级环路耦合。PFC输出电容既是PFC的滤波元件，又是PSFB的输入源，其等效串联电阻（ESR）和等效串联电感（ESL）会直接影响PSFB的输入阻抗特性。当PFC环路带宽设得过高（>20Hz），会在PSFB的输入端注入高频扰动，引发次级同步整流驱动信号抖动，最终表现为输出电压低频纹波增大。本项目通过实测不同品牌电解电容的ESR-频率曲线，选定Rubycon ZLH系列（105℃/400V/470μF），其100kHz下ESR仅为18mΩ，远低于通用品的35mΩ；同时将PFC电压环路带宽严格限制在12Hz，并在补偿网络中加入一个零点，专门抑制10–50kHz频段的阻抗尖峰。这个参数组合，是在20台不同批次样机上反复验证后确定的，不是仿真软件里跑出来的理想值。

最后是“量产成本不溢出”。很多方案在实验室能跑通，一进产线就崩盘，根源常在BOM的“隐性成本”。比如同步整流驱动芯片，市面上有TI的UCC24612、ON Semi的NCP4306等，参数看起来差不多，但UCC24612的VDD欠压锁定阈值是4.5V，而NCP4306是3.8V。在本项目中，PSFB次级绕组经整流滤波后给驱动芯片供电，空载时VDD可能跌至4.2V。如果选错型号，就会出现“空载正常、带载瞬间驱动失效”的诡异故障。BOM表里明确标注了这一项，并给出替代料号清单（如必须用NCP4306，则需在VDD支路增加一个低压降稳压器）。这种细节，才是真正决定量产良率的关键。

提示：不要迷信“全网最全”这个宣传语。真正有价值的，是BOM表里每个器件旁的手写备注，比如“Q1：STP80N10F7，此处不可替换为IRF3205，因后者Qg高达120nC，会导致PFC开关损耗增加17%，实测温升超标12℃”。这种基于实测数据的硬约束，才是工程文档的灵魂。

1.2 技术路线选择：为什么放弃LLC，转向移相全桥？

看到标题里“LLC专题”却最终选用移相全桥DCDC，很多人会困惑：是不是LLC不行了？答案是否定的。LLC在中大功率（>1kW）、输入电压范围窄（如400Vdc母线）、负载变化平缓的场景下，依然是最优解。但本项目面向的是宽输入交流电网（85–265Vac）下的小功率（300W级）应用，LLC在此类工况下暴露出三个难以调和的矛盾。

第一个矛盾是增益调节能力与轻载ZVS的冲突。LLC的电压增益由谐振频率fr、开关频率fs和负载RL共同决定。当输入电压从85Vac升至265Vac，PFC输出母线电压从约120V升至380V，为维持输出电压稳定，LLC必须大幅提高fs。但在轻载时，谐振腔电流幅值下降，原边MOSFET的结电容放电能量不足，导致ZVS无法建立。常见做法是加入辅助电路（如饱和电感或有源钳位），但这会增加BOM成本和PCB面积。本项目改用移相全桥，其ZVS条件只与原边电流峰值和MOSFET结电容有关，与负载无关——只要设计好死区时间，即使10%负载也能稳定ZVS。实测数据显示，在85Vac输入、10%负载下，PSFB原边MOSFET的Vds波形在开通前已完全降至零，而同条件下的LLC方案Vds仍有15V残留。

第二个矛盾是EMI特性与变压器设计的刚性约束。LLC的谐振电流是正弦波，理论上EMI更优，但实际中，其高频谐振成分（尤其是fr附近的3次、5次谐波）会通过变压器杂散电容耦合到次级，形成共模噪声。要抑制它，必须加大Y电容，而这又会抬高漏电流，对医疗设备等应用构成障碍。移相全桥的开关电流是梯形波，虽含更多奇次谐波，但其频谱集中在开关频率及其整数倍，易于用LC滤波器针对性抑制。本项目在PSFB原边输出端设计了一个π型滤波器（L=2.2μH, C1=C2=2.2nF），将150kHz–30MHz频段的共模噪声压低了15dB，且Y电容总值控制在2.2nF以内，满足IEC 60601-1的漏电流要求。

第三个矛盾是控制复杂度与可靠性冗余的失衡。LLC需要精确预测谐振腔参数（Lr, Cr, Lm）才能设定合适的fs范围，而这些参数受温度、老化影响显著。例如，Lm随温度升高而下降，若控制算法未补偿，会导致增益漂移，输出电压波动。移相全桥的控制逻辑更“鲁棒”：只需调节两个对角桥臂的相位差（即移相角φ），就能线性调节传输功率，且φ与输出电压呈近似比例关系。本项目采用STM32G071KB作为主控MCU，其内部ADC采样速率达2.4MSPS，可在一个开关周期内完成输出电压、原边电流、母线电压三路信号采集，实现真正的逐周期移相角计算，无需查表或复杂模型。软件代码中，移相角更新公式为：φ = φ_base + Kp×(Vref−Vout) + Ki×∫(Vref−Vout)dt，其中Kp/Ki系数通过现场Ziegler-Nichols法整定，而非仿真预设。

注意：移相全桥并非没有缺点。它的主要短板是“占空比丢失”——由于死区存在，有效导通时间小于理论值，导致重载时电压调整率变差。本项目通过将PSFB变压器变比从12:1优化为10.5:1，并在软件中加入占空比补偿项（φ_comp = φ × (1 + 0.08×Iout/Irated)），成功将满载电压调整率从±3.2%改善至±0.8%。这个补偿系数0.08，是实测200组不同负载点数据后拟合得出的经验值，BOM表里对应变压器规格旁就写着“变比10.5:1（含占空比补偿设计）”。

2. 核心模块深度拆解：从原理到布板的每一处取舍

2.1 图腾柱无桥PFC：如何让“零”损耗成为现实？

图腾柱无桥PFC（Totem-Pole Bridgeless PFC）之所以被称为“无桥”，是因为它彻底取消了传统AC输入端的整流桥，将四个功率开关管（通常两颗MOSFET+两颗SiC二极管，或四颗MOSFET）组成图腾柱结构，直接对交流输入进行整流与功率因数校正。其理论优势极为诱人：消除整流桥的1.4V导通压降，将输入级效率提升3–5个百分点。但工程落地的难点，恰恰藏在“理论”二字之后——如何让这四个开关管在正负半周无缝切换，且绝对避免直通？

本项目采用全MOSFET图腾柱方案（Q1–Q4均为STP80N10F7），而非常见的“MOSFET+SiC二极管”混合方案。理由很实在：SiC二极管虽有零反向恢复优势，但其正向压降在10A电流下仍达1.7V，而STP80N10F7在10A时Vds(on)仅0.045V（Rds(on)=4.5mΩ）。这意味着在正半周导通路径（Q1+Q4）中，电流流经两个MOSFET的导通电阻，总压降为0.09V，远低于混合方案的1.7V。当然，全MOSFET方案对驱动时序的要求近乎苛刻，这也是本项目在驱动电路和软件逻辑上投入最多精力的部分。

驱动电路的核心是UCC27611双通道栅极驱动芯片。它被配置为“高边+低边”独立驱动模式：通道A驱动Q1/Q3（高边），通道B驱动Q2/Q4（低边）。关键设计在于死区时间的双重保障。硬件上，UCC27611内部集成5ns死区，确保同一桥臂（如Q1与Q2）的驱动信号绝不会重叠；软件上，MCU在生成PWM信号时，强制插入一个可编程的“软死区”（默认200ns，可根据输入电压动态调整）。这个软死区的存在，是为了应对电网电压快速跌落时，硬件死区可能不足以覆盖MOSFET关断延迟的极端情况。实测表明，在85Vac输入、电网电压瞬时跌落15%的工况下，仅靠硬件死区，Q1关断延迟与Q2开通延迟的交叠风险达12%，而加入200ns软死区后，风险降为0。

另一个常被忽视的细节是电流采样点的选择。PFC需要实时检测输入电流以实现单位功率因数，但采样位置直接影响环路稳定性。传统方案将采样电阻（Rshunt）放在直流母线负端，虽简单，但会引入共模噪声，且在图腾柱结构中，负端电流是正负半周交替的，需额外的信号调理电路。本项目将Rshunt置于交流输入L线（火线）上，即在Q1与Q3的源极公共点处。这样，采样信号直接反映输入电流瞬时值，无需极性翻转，且共模噪声被自然抑制。代价是Rshunt需承受全部输入电流，发热量较大。为此，BOM表中选用的Rshunt是TE Connectivity的LRMAP3920-R010F，其额定功率达3W，温漂仅±20ppm/℃，确保在70℃环境温度下，采样精度仍优于±0.5%。

实操心得：图腾柱PFC的PCB布局，本质是“高频电流回路最小化”竞赛。Q1–Q3的源极公共点（即Rshunt一端）必须用2oz铜厚、宽度≥3mm的走线，直接连接到输入滤波电容的负极；Q2–Q4的源极公共点则需同样规格走线连至PFC输出电容正极。我曾因这两条走线过细（仅1oz铜厚、1.5mm宽），导致在230Vac满载时，Rshunt两端出现150mV高频振铃，PFC环路持续震荡。重画PCB后，振铃消失，环路相位裕度从35°提升至62°。

2.2 移相全桥DCDC：变压器设计与ZVS实现的硬核平衡

移相全桥（Phase-Shifted Full-Bridge, PSFB）DCDC的核心价值，在于它用“相位差”这个可控变量，替代了LLC中难以精准驾驭的“谐振频率”，从而获得更线性的功率调节特性和更稳健的ZVS条件。但这一切的前提，是变压器设计必须与ZVS需求严丝合缝。本项目中，PSFB变压器（T1）的设计过程，堪称一次对磁性元件物理极限的精细雕刻。

首先明确设计边界：输入电压范围120–380Vdc（来自PFC输出），输出24V/12.5A（300W），开关频率100kHz，目标效率≥96%。根据经典PSFB设计公式，原边匝数Np = (Vin_min × D_max × 10^8) / (4 × f_sw × B_max × A_e)，其中D_max为最大占空比（取0.45），B_max为磁芯最大工作磁密（取0.25T），A_e为磁芯有效截面积（EE55磁芯A_e=1.75cm²）。代入计算得Np ≈ 18.3，取整为18匝。这里的关键取舍在于B_max：若取更高值（如0.3T），Np可减至15匝，铜损降低，但铁损会指数级上升，且高温下磁芯易饱和。实测表明，B_max=0.25T时，EE55磁芯在70℃环境温度下温升仅35℃，而B_max=0.3T时温升达62℃，逼近安全限值。

次级匝数Ns的确定，则直指ZVS的核心——原边电流峰值Ipk。ZVS成立的充要条件是：在死区时间内，原边电流Ipk必须足以对开关管的结电容Coss（Q1–Q4）完成充放电。Ipk越大，ZVS越容易建立，但Ipk过大又会导致铜损剧增。本项目通过迭代仿真与实测，将Ipk锁定在18A（对应300W满载）。根据安匝平衡，Ns = Np × (Vin_avg / Vout) × (1 / n)，其中n为变比。Vin_avg取250Vdc，Vout=24V，n=10.5（如前所述），计算得Ns ≈ 17.1，取整为17匝。注意，这里n=10.5是经过占空比补偿优化后的结果，而非理论值10.4，这0.1的差异，正是满载电压调整率从±3.2%改善至±0.8%的关键。

绕组结构采用三明治绕法：原边分两层（P1+P2），夹在两层次级（S1+S2）中间。这种结构能最大化原副边耦合，减小漏感，而漏感正是PSFB中实现ZVS的能量来源——漏感能量在死区期间释放，为Coss充放电。实测T1的漏感为3.2μH，恰好处在ZVS所需的最佳区间（2.5–4.0μH）。若漏感过小（<2μH），ZVS能量不足；过大（>5μH），则会导致电压尖峰和额外损耗。BOM表中明确标注了T1的绕制工艺：“P1(9T)-S1(8.5T)-P2(9T)-S2(8.5T)，层间加3mil聚酰亚胺胶带，原边用AWG22漆包线，次级用三层绝缘线”。

常见问题：为什么不用平面变压器？平面变压器在高频下寄生参数小，但本项目功率300W，平面磁芯的散热面积有限，实测温升比EE55高18℃。且平面变压器的绕组层数受限，难以实现所需的三明治结构，漏感控制精度差。所以，尽管平面变压器是趋势，但在300W这个“夹心层”，EE55仍是更稳妥的选择。

2.3 同步整流技术：从“能用”到“极致”的驱动逻辑演进

同步整流（Synchronous Rectification, SR）的本质，是用导通电阻极低的MOSFET（如Rds(on)=2mΩ）替代传统肖特基二极管（VF≈0.5V），将整流损耗从VF×Iout降为Rds(on)×I²out。在300W/24V输出（Iout=12.5A）下，这一替换可减少损耗约5.8W，直接贡献整机效率提升1.9个百分点。但同步整流的难点，从来不在“替换”，而在“何时开关”。

本项目采用自适应门极驱动方案，核心芯片为TI的UCC24612。它通过检测SR MOSFET（Q5–Q6）的漏源电压Vds，智能判断体二极管导通时刻，并在恰当时间点发出驱动信号。但UCC24612的默认参数，在PSFB这种具有显著死区时间和环流特性的拓扑中，极易误触发。例如，PSFB在移相角较小时，原边存在较大的环流，该环流会流经次级整流回路，导致Q5/Q6的Vds出现短暂负压，被UCC24612误判为体二极管导通，从而提前开启MOSFET，引发直通。

解决方案是重构驱动时序的判定逻辑。我们在UCC24612的Vds检测引脚（SRIN）上，增加了一个RC滤波网络（R=10kΩ, C=100pF），将Vds信号的高频毛刺滤除，只保留慢变的导通/关断特征。更重要的是，在MCU软件中，嵌入了“PSFB状态机”：MCU实时读取原边移相角φ和原边电流方向，当φ < 15°且原边电流为负向时，主动拉低UCC24612的EN引脚，强制关闭SR驱动，避免环流干扰。这个状态机逻辑，是本项目软件代码中最精炼也最关键的20行，它让同步整流从“可能误动作”变为“绝对可靠”。

SR MOSFET的选型同样充满学问。Q5/Q6选用Vishay的SI7157DP，其Rds(on)=2.2mΩ（10Vgs），Qg=65nC，Crss=12pF。这里的关键参数是Crss（反向传输电容）。Crss越小，MOSFET的米勒效应越弱，驱动信号越不易被Vds变化干扰。SI7157DP的Crss仅12pF，远低于同类产品（如IRF7480的Crss=35pF），这使得UCC24612的检测更加精准。BOM表中特别注明：“Q5/Q6：SI7157DP，此处不可替换为IRF7480，因后者Crss过大，会导致SR驱动在死区期间频繁抖动，实测输出纹波增加40mVpp”。

注意事项：同步整流MOSFET的PCB布局，必须遵循“驱动回路最小化”原则。UCC24612的DRV引脚到Q5/Q6的G极，必须用≤5mm长、≥0.5mm宽的走线，且下方铺满地铜；Q5/Q6的S极到输出滤波电容负极，同样需短而宽的走线。任何超过10mm的走线，都会引入额外电感，导致驱动信号振铃，严重时烧毁UCC24612。我在首版PCB中忽略了这点，结果Q5的G极走线长达15mm，上电瞬间UCC24612连续烧毁3片。

3. 全流程实操实现：从原理图到固件的完整闭环

3.1 原理图设计要点：那些教科书不会告诉你的“魔鬼细节”

一份能直接投产的原理图，绝非器件符号的简单堆砌，而是工程师经验与物理世界约束的具象化表达。本项目的原理图（使用Altium Designer绘制），在关键网络上标注了超过120处手写注释，每一条都指向一个曾踩过的坑。下面挑出最具代表性的三处，详解其背后的物理逻辑。

第一处是PFC输入滤波器的共模电感（L1）设计。L1标称为2.2mH，但原理图中明确标注：“L1：共模电感，绕组同向，气隙0.3mm，AL值=1200nH/N²”。这个AL值（电感系数）的标注至关重要。共模电感的电感量L = AL × N²，其中N为每绕组匝数。若只标称2.2mH，而未指定AL值和N，不同厂家生产的电感，其漏感、饱和电流、高频阻抗特性可能天差地别。实测发现，某供应商按2.2mH交付的电感，因AL值偏差，导致在150kHz频点的阻抗仅150Ω，远低于设计要求的350Ω，致使EMI测试在该频点超标12dB。原理图中AL值的强制标注，就是为杜绝此类“参数符合，性能不符”的陷阱。

第二处是PSFB原边驱动电阻（Rg）的精确取值。Q1–Q4的栅极驱动电阻Rg，原理图中标注为“10Ω/1W，贴片厚膜，TCR<100ppm/℃”。这里强调“厚膜”和“TCR”，是因为薄膜电阻虽精度高，但功率耐受差，1W功率下易失效；而普通碳膜电阻的TCR高达±350ppm/℃，温度升高时阻值漂移，导致驱动速度变化，影响ZVS稳定性。10Ω的取值，则是权衡开关速度与EMI的结果：Rg<8Ω，开关过快，dv/dt超标，EMI恶化；Rg>12Ω，开关过慢，开关损耗增加，温升超标。10Ω是实测20组不同Rg值后确定的最优解。

第三处是同步整流反馈网络的稳定性设计。UCC24612的COMP引脚外接一个II型补偿网络（Rc=10kΩ, Cc=100nF, Cz=1nF），原理图中特别注明：“Cc：X7R材质，1206封装，不得用Y5V”。这是因为Y5V电容的容值随温度、电压变化极大（-82% to +22%），在高温高电压下，Cc可能衰减至20nF，导致环路相位裕度崩溃，SR驱动振荡。X7R材质则保证在-55℃至+125℃、额定电压下，容值变化不超过±15%。这个细节，决定了同步整流是“安静工作”还是“嘶嘶作响”。

实操记录：在原理图评审会上，一位资深工程师指着PFC的VCC辅助供电电路问：“为什么用LM78L05，而不是更高效的DCDC？”我的回答是：“LM78L05的静态电流仅5.5mA，而一款标称‘高效’的DCDC，在空载时静态电流达1.2mA，但其启动电压为4.2V。当PFC母线电压在85Vac启动时，VCC可能仅4.0V，LM78L05仍能稳压输出5V，而DCDC则完全失效。可靠性，有时就藏在毫安级的静态电流里。”

3.2 PCB布局实战：热设计与EMI的物理博弈

PCB是电源设计的终极考场，所有理论计算、仿真结果，最终都要在这里接受物理法则的审判。本项目的PCB（4层板，1oz铜厚，尺寸120mm×90mm）布局，本质上是一场围绕“热流”与“电磁流”的精密博弈。

热设计方面，核心策略是“分区散热，主次分明”。PFC的Q1–Q4和PSFB的Q1–Q4被集中布置在PCB左上角，下方大面积铺铜（2oz），并通过8个Φ1.2mm过孔，将热量垂直导至内层地平面，再由地平面横向扩散。这个区域被定义为“一级热区”，其铜皮宽度≥10mm，且与周围其他器件保持≥5mm间距，确保热流不干扰敏感模拟电路。次级同步整流MOSFET（Q5/Q6）则布置在PCB右下角，同样有独立的2oz铜皮和过孔阵列，但因其损耗较小（约1.2W），铜皮宽度放宽至6mm。最关键的细节是：所有功率MOSFET的D极焊盘，均设计为“开窗焊盘”——阻焊层完全去除，露出纯铜，以便焊接时锡膏能充分润湿，形成低热阻连接。实测表明，开窗焊盘比标准焊盘，MOSFET结温降低8℃。

EMI设计方面，核心策略是“路径管控，源头抑制”。传导EMI的主要路径有两条：差模（DM）和共模（CM）。针对DM，我们在PFC输出端和PSFB输入端，各放置一组π型滤波器（L-C-L），其电感L采用屏蔽磁珠（TDK MMZ2012A121CT），电容C采用X7R多层陶瓷电容（Murata GRM32ER71E476KE15L，47μF/25V）。针对CM，我们构建了“三重屏蔽”：第一重是输入共模电感L1的金属屏蔽罩；第二重是PFC功率回路（Q1–Q4–Rshunt–Cin）的紧耦合布局，所有走线宽度≥3mm，长度≤15mm，形成最小环路面积；第三重是PSFB原边回路（Q1–Q4–T1–Cin）的独立地平面，该地平面通过单点（在Cin负极）连接至主地，彻底切断CM噪声的传播路径。原理图中，所有CM滤波电容（Y电容）的接地端，都明确指向这个“CM地平面”，而非主地。

独家技巧：在PCB的顶层和底层，我们刻意留出了两块空白区域（各约20mm×15mm），并在其铜皮上蚀刻出细密的网格（线宽0.2mm，间距0.5mm）。这两块“EMI吸收贴片”，在150–300MHz频段表现出优异的吸波特性，实测可将该频段的辐射EMI降低6dB。这个技巧源自一次偶然的发现：当一块废弃的PCB被误放入微波炉（勿模仿！），其表面铜皮在特定频率下产生了强烈的涡流发热。我们将其原理化，变成了一个低成本、高效益的EMI抑制手段。

3.3 软件固件实现：让硬件潜能真正释放的“神经中枢”

硬件是躯体，软件是神经。本项目的固件（基于STM32G071KB，Keil MDK编译）仅有12KB代码，却承担着协调PFC与PSFB、实现自适应同步整流、保障系统安全的全部智能。其核心，是三个相互嵌套的状态机。

PFC状态机，负责处理从启动到稳态的全过程。它包含5个状态：INIT（初始化）、SOFT_START（软启动）、VOLTAGE_LOOP（电压环控制）、CURRENT_LOOP（电流环控制）、FAULT（故障保护）。关键创新在于“SOFT_START”状态的算法：不是简单的PWM占空比线性爬升，而是根据实时母线电压Vbus，动态计算目标占空比D_target = D_min + (Vref - Vbus) × K_soft，其中K_soft是一个随Vbus升高而减小的系数。这样，在85Vac低压启动时，D_target爬升缓慢，避免浪涌电流冲击；在230Vac高压启动时，D_target快速接近稳态值，缩短启动时间。实测启动时间从传统方案的1.2秒缩短至0.45秒。

PSFB状态机，核心是“移相角φ的实时计算与更新”。它每20μs（即一个100kHz开关周期）执行一次，流程为：1）ADC同步采样Vout、Iprimary、Vbus；2）根据Vout误差计算基础φ；3）根据Iprimary幅值计算ZVS补偿φ_zvs；4）根据Vbus值计算占空比丢失补偿φ_duty；5）φ_final = φ + φ_zvs + φ_duty。其中φ_zvs的计算公式为：φ_zvs = Kz × (Ipk - Ipk_min)，Kz为实验整定系数（取0.025），Ipk_min为ZVS建立的最小电流阈值（实测为8A）。这个公式确保在轻载时，φ_zvs自动增大，强制增大原边电流，维持ZVS。

同步整流状态机，如前所述，与PSFB状态机深度耦合。它监听PSFB的φ和Iprimary方向，当检测到φ < 15°且Iprimary为负时，立即置位“SR_DISABLE”标志，关闭UCC24612的EN引脚。同时，它还监控Q5/Q6的温度（通过NTC采样），当温度>105℃时，启动降额模式：逐步减小PSFB的φ，降低输出功率，直至温度回落。这个降额逻辑，是防止MOSFET热失控的最后一道防线。

实操心得：固件调试最耗时的环节，不是功能