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1. 为什么现在值得死磕 RISC-V 端侧推理

拿一块带 RVV 1.0 向量扩展的 RISC-V 开发板跑了几天之后，我最直观的感受是：这玩意儿跟 ARM 上的 NEON 完全不是一回事，跟 x86 的 AVX2 更是两种物种。过去两年我一直在做端侧 AI 推理的算子库和运行时，从 Intel 的 AMX 一路折腾到 ARM 的 SME，最后落到 RISC-V 上，才意识到一个问题——之前那些平台上的优化经验，能复用的只有思维框架，具体到指令级别的实现，几乎全部要推翻重来。

RISC-V 的端侧 AI 推理之所以值得投入，是因为它踩中了两个趋势的交汇点。第一个趋势是端侧模型本身在变小，从 MobileNet 到 TinyML 再到各种量化后的 1-2 MB 级模型，端侧跑 AI 的硬件门槛一降再降。第二个趋势是 RISC-V 没有授权费，芯片厂商可以自由定制，这意味着同一个 SoC 上可以出现“通用核 + NPU + DSP”的异构组合，而 RISC-V 的开放指令集又允许工艺更先进的芯片直接用向量扩展吃掉原本需要 NPU 才能干的活。你可以把 RVV 1.0 看作一条从纯标量到轻度矩阵运算之间的中间路线：比通用 CPU 的 SIMD 强，又比 NPU 灵活，部署周期短，驱动也简单。

Titan 引擎在这条链路里的角色，是那个把模型图和底层计算资源粘起来的运行时。它负责解析模型、做算子分发、调度内核执行，同时管理内存和线程。我最初接触时以为它只是一个普通的推理框架，但用下来的体会是，Titan 的价值不在于它已经内置了多少算子，而在于它给手写的 RVV 内核留了一条明确的接入路径，允许你告诉引擎“这个算子我有自研的汇编实现，走我的，别走默认路径”。这个开放性是很多端侧框架都给不了的。

这篇文章我打算按一条完整的实战链路来展开：先讲 RVV 1.0 的底层规则，再讲怎么把核心算子从 AVX2 思维迁到 RVV 上，然后讲 Titan 引擎的接入方式，最后分享部署阶段最坑的三个细节和我在 v0.9 迁移到 1.0 时踩过的实坑。适合正在做 RISC-V 端侧部署、或者准备把老算子库往 RVV 上迁移的工程师，也适合刚入门想搞懂“向量扩展和 AI 推理到底怎么结合”的读者。

先说结论性的判断：RISC-V 的端侧推理能不能跑出性能，八成取决于你有没有把 RVV 的寄存器规划当回事，剩下的两成才是算法和框架的优化空间。市面上能看到的大部分 RISC-V AI 推理性能数据，要么来自编译器自动向量化（性能惨不忍睹），要么来自 NPU（跟 RVV 没关系），真正把 RVV 手写算子发挥到极致的公开案例，少得可怜。这也是我写这篇东西的动机——把我验证过的路径分享出来，省得后面的人再走弯路。

2. RVV 1.0 的底层规则：编译器不会替你做的三件事

RVV 1.0 和 x86 的 AVX、ARM 的 NEON 最大的区别，是它的向量长度（VLEN）是可变的。AVX2 固定 256 位、NEON 固定 128 位，你写代码的时候就知道一个向量寄存器能塞多少个 float；但 RVV 的寄存器长度由硬件实现决定，同一个二进制，在一颗 VLEN=128 的芯片上能塞 4 个 float，换到 VLEN=256 的芯片上就能塞 8 个。这个设计让 RISC-V 生态摆脱了“每一代换指令集就要重编一遍”的宿命，但也把复杂度转移给了程序员——你必须用vsetvl这套机制来动态查询和处理当前这条链路上向量寄存器到底多长。

#include <riscv_vector.h> void saxpy_rvv(size_t n, float alpha, const float *x, float *y) { size_t l; for (; (l = vsetvl_e32m4(n)) > 0; n -= l, x += l, y += l) { vfloat32m4_t vx = vle32_v_f32m4(x, l); vfloat32m4_t vy = vle32_v_f32m4(y, l); vy = vfmacc_vf_f32m4(vy, alpha, vx, l); vse32_v_f32m4(y, vy, l); } }

这是最经典的 RVV 写法，一个缩放加法的 SAXPY 内核。vsetvl_e32m4(n)表示“我要处理 n 个 float，每轮用 m4 的 LMUL”，返回的是本轮实际处理的元素个数 l。循环每轮推进 l 个元素，直到 n 减到 0。我见过很多人第一次看这段代码会问：为什么每轮都要重新vsetvl？就不能一次设好然后一口气跑完吗？

答案是：不能，或者说你不应该图省事。vsetvl的返回值取决于当前硬件具体支持的 VLEN 和你请求的 LMUL 组合。比如你请求 m8、也就是用满 8 个向量寄存器组，在 VLEN=128 的芯片上，一组向量寄存器是 128 位，m8 就是 1024 位，能塞 32 个 float；但如果你请求 m4，则是 512 位，塞 16 个 float。硬件可能因为寄存器堆物理尺寸的限制，在你请求某些 LMUL 时给出比预期更短的返回长度。所以严谨的代码必须每轮都显式执行vsetvl，以返回值作为真正的处理长度。

2.1 规则一：先设 vl，再谈性能

很多从 AVX2 转过来的人，第一次踩的坑就是还在脑子里想“一个寄存器处理几个元素”，然后发现 RVV 代码里到处是循环、到处要重新设置向量长度，觉得是在折磨人。换一个角度看就通了：AVX2 是“硬件帮你定死了每次处理 8 个 float”，而 RVV 是“你自己告诉硬件这次想让他一次处理几个 float”，然后硬件有义务告诉你实际能吃下几个。

这个设计带来的自由度会很直接地体现在 AI 算子里：卷积的输出通道数可能是 3、32、64、128，全连接层的 batch 可能是 1、4、8，这些东西都不是 8 的整数倍很正常。NEON 时代你不得不用尾数循环去处理剩余元素，写一堆for (int i = vec_len; i < n; i++)这种小子句；RVV 里vsetvl天然帮你处理尾部，你只需要让循环条件跟着返回值走就行。所以 RVV 的代码结构往往比 NEON 更干净，但前提是你必须理解这条规则，不是在循环开始前设一次就再不管了。

2.2 规则二：LMUL 不是越大越好

LMUL 是 RISC-V 向量体系里最容易误用的概念。它表示你要占用的向量寄存器组数量，LMUL=1 占用 1 个向量寄存器，LMUL=4 占用 4 个连续的向量寄存器作为一个整体逻辑操作数。从理论上说，LMUL 越大，单条指令处理的元素越多，指令数越少，似乎性能越好。

但这里有个平衡问题。寄存器是有限的，RVV 规范里一共有 32 个向量寄存器。如果你的向量操作使用 LMUL=8，那就占满了全部寄存器堆，编译器在中间使用临时寄存器时就没有空间了，只能频繁把数据压到栈上，性能反而崩盘。我实测过同一个卷积算子，m4 和 m8 两种 LMUL，在 VLEN=128 的某颗四核芯片上，m4 比 m8 快了近 20%。原因就是 m8 的代码里出现了大量vle.v和vse.v的寄存器溢出，而 m4 的数据能全部留在寄存器里完成计算。

2.3 规则三：尾部元素的策略必须选对

RVV 规范里定义了尾部（tail）元素的两种行为：agnostic（不关心）和undisturbed（保持原值）。这和 AVX2 的 mask 语义很不一样。AVX2 里你显式写掩码来控制每个 channel 是否参与计算；RVV 里当你设置 vl=60、而实际向量寄存器能装 64 个元素时，后面 4 个元素就是尾元素。如果按agnostic处理，硬件可以随意写这 4 个元素的值；如果按undisturbed处理，这 4 个元素保持指令执行前的原值。

AI 推理里这个差异很容易变成 bug 源头。我之前做过一个深度可分离卷积算子，对最后一个 block 的尾部做vle32_v_f32m4(vl=60, ...)，加载 60 个元素到 64 位的寄存器组里，其中 4 个元素是未定义的；然后直接做乘加，再把整个寄存器组存回内存。理论上前 60 个元素是对的，但如果硬件选择把尾元素当 "agnostic" 处理，这可能让些许脏数据留在寄存器里，在某些芯片上看起来没有问题，换一颗芯片就出现最后 4 个输出的随机跳变。

正确做法是显式依赖vsetvl返回的实际长度，并且绝不对尾部元素做任何依赖其值的逻辑。如果你后面的指令确实需要读取尾部，那就用掩码把尾部元素清零，或者用undisturbed策略和预先清零的寄存器。这些细节不搞清楚，等效于在沙子上盖楼。

下面这个表格是我整理的 RVV 在不同 VLEN 和 LMUL 组合下的实际 float 元素承载量，写算子的时侯用来核算寄存器压力很方便：

3. 从 AVX2 思维切换到 RVV 思维：一个 SGEMM 微内核的重写过程

矩阵乘法是端侧 AI 推理的地基，卷积一层层展开后基本都落到 GEMM 上。我在 x86 上写过很多 GEMM 微内核，从 AVX2 的 8x8 到 AVX-512 的 16x16，核心思路就一句话：把大矩阵切成小块，让数据尽可能待在寄存器里，用向量乘加指令完成内积和外积。

3.1 为什么 AVX2 的经验只能丢一半

在 AVX2 上，一个典型的 SGEMM 微内核遵循固定套路：对 8 个输出元素做 4 次vfmadd231ps指令，循环累加 K 维度。因为 AVX2 的寄存器宽度固定，循环展开、寄存器分配、指令调度都有很成熟的范式——编译器也很擅长生成这类代码。但当你把这些代码的寄存器分配逻辑直接翻译到 RVV 上时，问题来了。

最根本的区别还是那条：RVV 的向量长度不是一个常量，是运行时才确定的东西。你在 AVX2 里可以很自信地讲“这个微内核一次算 8 个 float”，但在 RVV 里你必须写vsetvl_e32m1或者vsetvl_e32m2来告诉硬件这轮循环的向量长度是多少。如果硬编码成“8”，那么当芯片的 VLEN 不是 256 位时，性能就会白白损耗。所以 RVV 的 GEMM 微内核设计要依赖 LMUL 来做“寄存器分块”——用 m4 一次处理 16 个 float，这 16 个 float 可以编排成一个 4x4 的输出块，也可以编排成 16x1 的输出列，布局完全由你控制。

3.2 一个可用的 RVV SGEMM 8x8 微内核

我直接把一个能在 m4 寄存器上跑通的 8x8 微内核核心片段放出来。这个片段处理的是：C 矩阵是 8x8 的输出块，A 矩阵按 8x1 的列向量，B 矩阵按 1x8 的行向量，每次沿 K 维度累加。

void sgemm_micro_kernel_rvv( int k, float alpha, const float *a_ptr, const float *b_ptr, float *c_ptr, int ldc) { vfloat32m4_t c0 = vle32_v_f32m4(c_ptr + 0 * ldc, 8); vfloat32m4_t c1 = vle32_v_f32m4(c_ptr + 1 * ldc, 8); // ... c2 ~ c7 同理，这里省略 for (int kk = 0; kk < k; kk++) { vfloat32m1_t a0 = vle32_v_f32m1(a_ptr + kk * 8 + 0, 8); // 从 A 矩阵的当前行中加载 8 个元素，放入 m1 vfloat32m1_t b0 = vle32_v_f32m1(b_ptr + kk * 8 + 0, 8); // 从 B 矩阵的当前行中加载 8 个元素 // 外积更新：c[i][j] += a[i] * b[j] // 由于 RVV 的 vfmacc 对两个向量操作数都是元素级乘法， // 我们需要把 b 广播到每个 a 的元素上 c0 = vfmacc_vf_f32m4(c0, b0[0], a0, 8); c1 = vfmacc_vf_f32m4(c1, b0[1], a0, 8); // ... 展开到 c7，分别用 b0[2] ~ b0[7] 做标量乘 } vse32_v_f32m4(c_ptr + 0 * ldc, c0, 8); vse32_v_f32m4(c_ptr + 1 * ldc, c1, 8); // ... 同样存储 c2 ~ c7 }

这里我用了一个技巧：B 矩阵的行向量被分解成标量，然后使用vfmacc_vf（向量乘标量加）指令，让每个 a 元素去乘以一个 b 标量并累加到对应行。这其实就是 GEMM 外积更新的典型写法。

3.3 指令周期的实际测算

写完后不要凭感觉说“性能不错”，直接用汇编指令数来算。在 VLEN=128、单发射向量单元的芯片上，一条vfmacc_vf处理 4 个 float 的乘加，相当于 8 次浮点操作。一个 8x8 的微内核，K 维度每次累加需要 8 条vfmacc_vf，处理 64 个乘加，即 128 FLOP；如果芯片的向量单元是 128 位宽，每个周期发一条向量乘加指令，理想情况下一轮 K 需要 8 个周期，也就是每周期 16 FLOP 的峰值。

但实际跑出来往往只有峰值的 60%-70%。瓶颈通常不在计算单元，而在内存加载。vle32_v_f32m1一次加载 4 个 float，如果 A 矩阵和 B 矩阵的数据没有在 L1 cache 里，这个加载延迟就是几十个周期。所以 GEMM 微内核之外，packing（数据重排）是另一个必须做的优化。把 A 矩阵按 8 个 float 一组连续放，把 B 矩阵按 8 个 float 一组转置放，这样微内核里的加载就是顺序的，cache 命中率和向量化程度都会显著提高。

这带来一个和 NEON 时代完全不同的策略差异：RVV 的微内核中，数据 in-register 的排布方案更多。在 AVX2 里，你几乎只能用固定宽度；在 RVV 里，你可以让 A 矩阵的一列作为m1、B 矩阵的一行作为m1，然后用vfmacc_vf展开——也可以反过来让 A 的一行作为m4、B 的一行作为m4，用vfmacc_vv做整行乘加。不同布局适合不同的 cache 行为和寄存器压力，需要实测微调。

3.4 卷积算子如何映射到 GEMM

把卷积展开成 GEMM 的老办法是im2col，但它在 RISC-V 端侧有个很大的问题：内存开销。一个 3x3 卷积，im2col做完后矩阵的宽度会变成原来的 9 倍，端侧 SRAM 通常只有几百 KB，这很容易爆。

RVV 场景下更实用的方案是直接卷积 + 隐式 GEMM。意思是：不真正展开数据，而是在微内核加载阶段手动拼装出 GEMM 需要的数据布局。比如计算 3x3 卷积的输出时，每次从输入张量的 9 个通道位置上各加载一个 8 元素向量，把它们作为 GEMM 的 K 维度累加项。这个操作在 RVV 里写起来比 NEON 简单，因为你可以用vlseg这类分段加载指令一次拿到跨步数据，避免逐元素 gather 的开销。

我在项目里就是把卷积拆成了两种策略：当输入通道数小于 8 时，走直接卷积的 RVV 微内核；当输入通道数大于等于 8 时，走隐式 GEMM 的 RVV 微内核。切换条件很简单，就是预估一下哪种方案的内存流量更小。这个判断逻辑后来写进了 Titan 引擎的算子选择器中，比单纯看算子名字选后端的效果好很多。

4. Titan 引擎的接入方式：算子分发、内存复用与模型切分

说完了底层算子，该说引擎层了。Titan 引擎在我这里的定位是：面向 RISC-V 端侧 AI 推理的统一运行时，它解析模型、维护计算图、管理算子执行，并负责协调不同类型的计算后端。和很多推理框架不同的是，Titan 很明确地把“向量指令实现的算子”和“专用加速器算子”放在同一个调度平面上，而不是像某些框架那样把所有 CPU 算子都丢到一个通用池子、NPU 算子单独跑一套。

不同版本的 Titan 在接口细节上可能有差异，我按我们环境里用的版本来写。整体接入链路分四步：计算图预分析、算子注册与分发、共享内存池、执行调度。

4.1 计算图预分析决定哪些算子走 RVV、哪些走 Titan

拿到模型之后，Titan 会先做一次静态分析。它遍历计算图中的每一个算子，根据算子类型、输入输出形状、量化方式、以及当前可用的硬件后端，给每个算子打一个“执行倾向”标签。比如 Conv2D 如果发现输入尺寸小、通道数少，就会倾向走 RVV；如果是一个大通道的 Depthwise Conv 且有对应的硬件单元，就倾向走 Titan 的专用内核。

这一步非常关键，因为很多端侧模型的性能瓶颈不在算得快不快，而在“调度得蠢不蠢”。我见过一个模型，把所有的 Conv2D 都发到 RVV 执行，结果整个推理过程中内存带宽被打满；后来换成让一部分 Conv 走 Titan 的硬件算子，让 RVV 腾出手处理后面的激活和残差连接，整体延迟降了 30%。Titan 的算子选择器支持优先级列表，你可以在配置里指定“这个算子优先用哪个后端”，这个能力比算法本身更值钱。

4.2 算子注册接口：手写内核如何接进引擎

Titan 提供了一个算子注册函数，把你的自定义 RVV 内核注册成某个算子类型的默认实现或候选实现。伪代码大致是这样：

// 注册一个自定义的 RVV Conv2D 算子 REGISTER_OPERATOR("Conv2D", rvv_conv2d_kernel, Backend::RVV, Priority::HIGH); // 引擎在分发时按优先级选择实现 // 如果 rvv_conv2d_kernel 的计算结果校验失败，自动 fallback 到默认实现

注意那个“校验失败自动 fallback”的机制，这是 Titan 做得比较稳的地方。我们最初接入自研算子时，开着这个开关跑了一个星期，期间确实出现过一次因为某颗芯片浮点行为差异导致的结果偏差，引擎自动回退到了默认实现，没有影响线上服务。等我们把问题定位修好后再把优先级调高，稳了。

注册算子时要提供两样额外信息：一是该算子对输入数据的对齐要求（RVV 强烈建议 16 字节对齐），二是它的临时内存需求。Titan 会拿这些信息去和内存池协调，而不是让你在算子内部自己瞎malloc，那样既慢又容易产生碎片。

4.3 共享内存池：避免 RVV 和硬件后端之间来回拷贝

端侧推理最怕内存拷贝。RVV 算子和 Titan 硬件后端如果是各自管各自的内存，那么每当数据跨后端流动时就要复制一遍，这在带宽有限的端侧芯片上是不可接受的。

我们的做法是建立一个全局的共享内存池，所有后端的输入输出都从这个池子里分配。Titan 负责把算子的输入输出 tensor 地址直接传给后端实现，RVV 内核拿到的是一个可以直接读写的float*（或int8_t*），硬件后端的 DMA 也能通过物理地址访问同一块内存。这听起来简单，做起来有不少细节：RVV 代码必须按照引擎给定的对齐承诺来分配内存，否则跑非对齐vle指令会直接异常；硬件后端要求内存必须按 64 字节对齐时，内存池的对齐策略也要跟着调整。

这块在 Titan 里对应的是MemoryPlanner接口。启用方式是给你的算子实现打上一个kNeedAlignedBuffer标志，引擎会保证传入的内存地址满足你对齐要求。我在接入时踩过一个教训：一开始图省事没开这个标志，内核代码里自己也做了非对齐判断，结果性能比对齐版本慢了 40%，这种浪费完全是无谓的。

4.4 模型切分与流水线执行

端侧模型通常不会一次把整个计算图都放进 SRAM，所以需要按层切分。Titan 的图切分器有一个“分层执行模式”：逐层分析每个算子的输出 tensor 大小，能复用的内存立即复用，不能复用的就申请新 block。这里的最佳实践是给每个 tensor 打上生命周期标签，Titan 会做一个 liveness 分析，把生命周期不相交的 tensor 分配到同一块内存上。我见过一个 6MB 的模型，经过生命周期分析后实际峰值内存只有 2.3MB，非常可观。

更进一步，Titan 支持同一模型内不同子图的流水线执行：如果模型是线性结构（如 backbone + head），可以在一个核上跑前面几层 RVV 算子的同时，让另一个核跑后面几层的 Titan 硬件算子。这东西看起来简单，实际上要求引擎有一个多线程执行环境，依赖边要对齐。我们最终采用的方式是：引擎内部维护一个简单的依赖图执行器，每个算子有一个ready_count，当依赖全部就绪时丢给对应后端的线程池执行。这个模型的好处是实现简单，多核利用率也不差。

下面是一个简化的调度配置示例：

5. 部署阶段最容易被反噬的三个细节：量化、对齐与多核调度

算子写好了，引擎也接上了，你以为万事大吉了？部署到真实设备上的时候，性能往往又掉一截。我复盘了几个项目，发现最常出问题的其实是三个“看起来不起眼”的细节。

5.1 int8 量化：RVV 的向量字节操作比你想象中更讲究

端侧推理基本离不开 int8 量化。RVV 对 8 位整型向量的支持很完整，vint8m1_t、vint8m2_t到vint8m8_t都有，乘加指令也提供了vmacc、vdot这类操作。但量化本身有个隐蔽的坑：量化的 scale 反量化计算是浮点操作，如果你在算子内部做“反量化 -> 浮点算 -> 再量化”的流程，性能直接崩盘。

正确做法是量化感知计算（QAT）或显式融合量化参数。Titan 引擎的做法是把 scale 和 zero point 作为算子属性传进来，RVV 算子内部直接用整数乘法和移位来完成量化，杜绝浮点中间态。我在手写 RVV 量化卷积时，会把 scale 合并到权重量化表里，这样推理时一次乘加都不用做浮点。

还有一个值得注意的点：vdot指令只在较新的 RVV 1.0 实现里才存在，老的芯片可能没有。所以代码里最好做特性探测，用__riscv_v_intrinsic版本宏区分，没有vdot时降级到vmacc加饱和加法。

5.2 数据对齐：malloc 的“足够”不等于 RVV 的“足够”

RVV 规范里，vle32这类向量加载指令对地址对齐的要求，严格来说并不是必须 16 字节对齐，但实际芯片往往要求对齐，否则会触发异常或者性能断崖。问题在于，普通的malloc只保证 8 字节对齐（在 64 位系统上是 16 字节），如果你在算子内部做偏移计算，很容易把地址搞到非对齐上去。

我建议统一走aligned_alloc(64, size)或者posix_memalign来分配所有输入输出张量，同时尽量避免在算子内部对指针做任意偏移。如果必须访问子张量（比如卷积 padding 后的边界），先用memcpy到对齐的临时缓冲区，再用向量指令处理。

实测数据：在 VLEN=128 的芯片上，非对齐的vle32会比对齐版本慢 60%，而且在某些型号上会直接触发SIGILL。哪怕只是 4 字节没对齐，结果也可能是灾难性的。所以把“地址是否 16 字节对齐”写进算子单测里，是非常值得的投资。

5.3 多核调度：OpenMP 不一定比手工分配的线程快

RISC-V 端侧芯片主流是 4 核到 8 核，多核调度是吃满性能的关键。我用过 OpenMP 的#pragma omp parallel for来并行化 GEMM 的 tile 循环，发现两个问题：一是 OpenMP 的循环调度有一定开销，在 tile 很小（比如 8x8 的微内核）时，并行开销甚至会超过计算本身；二是 RISC-V 的工具链对 OpenMP 的支持参差不齐，有些芯片上的 libgomp 版本较老，原子操作性能很差。

更稳的方案是手工管理线程：为每个核创建一个常驻线程，线程之间通过无锁环形队列接收任务。Titan 引擎的执行器就是这么做的。我实现的方案是把 GEMM 的输出矩阵按行分成 4 块，每个线程处理一块，线程间用pthread_barrier同步。这个方案在 4 核芯片上的实测速度比 OpenMP 快 15%-20%，代码也没有复杂多少。

tile 分配策略也很关键。推荐按“cache line”来切，让每个线程处理的连续内存块至少是 64 字节的整数倍。下面是我常用的分配策略表：

6. 我从向量扩展 v0.9 迁移到 1.0 时踩过的三个坑

最后这部分是实打实的踩坑记录。RVV 1.0 规范 2021 年冻结之后，很多芯片和工具链还在用旧版本 v0.9 的 GNU 汇编和 intrinsic 接口，我从一个 v0.9 的老项目把算子库迁移到 1.0 时，连续踩了好几个坑，有的坑排查了两天才找到根因。

6.1 坑一：vsetvl语义变化导致最后一个 block 元素越界

现象是：一个模型在 v0.9 的芯片上跑得好好的，换到 1.0 的芯片上，某些输出通道的最后一个 block 出现明显的数值偏差，看起来像是“多算了几个元素”或者“漏算了几个元素”。

排查链路是这样的：先用二分法把问题锁定到单个 Conv2D 算子上，然后用固定输入做单测，发现在 n=32 时输出完全正确，n=36 时错误。接着反汇编看vsetvl附近的逻辑，发现循环里用了上一次vsetvl的返回值作为下一次循环的 AVL（应用向量长度）传入，这在 v0.9 的宽松语义下没出问题，但在 1.0 的严格语义下，vsetvl会根据新的 AVL 重新计算 vl，导致最后一次循环实际处理的元素数超过剩余元素数，读越界。

修复方法很简单：每次循环开头用剩余元素总数重新调用vsetvl，不要复用上一次的返回值。这也呼应了第 2 章说的规则——每轮都必须显式设置。

6.2 坑二：非对齐vle指令在某颗芯片上直接触发非法指令异常

这个坑更隐蔽。代码在开发板上跑得正常，换到另一颗宣称“支持 RVV 1.0”的芯片上，加载某个 tensor 时进程直接 crash。查 dmesg 发现是 illegal instruction。第一反应是芯片对某个指令没实现，但是单测里每条 RVV 指令都测过，都能跑。

后来才意识到是地址对齐问题。那颗芯片的向量单元设计比较严格，vle32要求地址必须按 VLEN 的自然宽度对齐，16 字节不对齐直接抛异常。修复方式就是第 5.2 节说的：统一走对齐内存分配，并在算子入口处做断言检查。这个坑让我意识到，RVV 1.0 规范里对地址对齐的描述相对宽松，不同微架构可以有自己的额外要求，所以不要在代码里假设所有芯片行为一致。

6.3 坑三：GCC 12 的 intrinsic 命名与后续版本不兼容

迁移期间，工具链从 GCC 10 换到 GCC 12，报了一大堆undeclared identifier的编译错误。查了一下发现，RVV intrinsic 的命名方案在 v0.9 和 1.0 之间有过一次大规模调整，vadd_vv_i32m4之类的老名字被改成vadd_vv_i32m4_t或新的vint32m4_t风格。GCC 12 之后用的是 1.0 规范下的新命名，老代码全部失效。

这个坑没有技巧，只能批量替换。我写了一个 Python 脚本，按映射表把旧 intrinsic 名替换成新名，然后逐条编译验证。如果项目里用了很多内联汇编而不是 intrinsic，这个坑会更重——汇编助记符的变化更隐蔽，比如vsetvli在 v0.9 里可以用某些简化形式，在 1.0 里必须按新格式写。

迁移过程中我最大的体会是：迁移真正的成本不在于改代码，而在于重新验证所有边界条件。每条指令的语义变化都可能在特定数据长度、特定 alignment、特定 LMUL 下才暴露出来，所以单测必须覆盖足够多的尺度和对齐组合。

如果你也在做 RVV 算子迁移，时间线上给自己留足两周的验证期，不要只跑模型精度测试——那种测试很难暴露边界问题。把每个算子单独拿出来，对着输入尺寸穷举一遍，才是真正省时间的做法。

这篇文章写到这里，核心的内容都铺开了。手写 RVV 算子和接入 Titan 引擎这两件事，说难不难，说简单也绝对不简单，关键是先把底层规则吃透，再把引擎的接口用好。如果你们团队正在往 RISC-V 上搬推理模型，希望这篇能帮你少走几个弯路。