企业官网建设流程全解析

做了这么多年硬件，我见过太多能把板子画得“能跑”、但对PCB本身构成说不出所以然的工程师。画了半年两层板，突然要上四层，不知道层叠怎么排；走线一条条拉通，却解释不了为什么信号底下必须有完整地平面；DCDC电路照着手册抄了一遍，仿真也过了，拿去测EMC却不过。

这些都是同一个问题的不同侧面：对“PCB构成的进阶理解”没跟上。PCB不是一块绿色的板子加几条铜线，它是基材、铜箔、半固化片、阻焊、丝印一层层压出来的复合结构，是层叠、走线、回流、电源回路、EMC相互牵制的系统工程。这篇内容要做的，就是把“构成”这两个字掰开揉碎：从材料、层叠、走线、电源布局到共模辐射，把每一层、每一条线、每一个过孔背后的“为什么”讲清楚。不针对某一个EDA软件，也不讲某一块具体板子，讲的是所有PCB共通的那套底层逻辑。

适合谁看？已经能独立画两层板、想往四层及以上进阶的工程师；画过DCDC但EMC总出问题的硬件；以及刚入行但不想只做“拉线工”的PCB Layout初学者。看完你会发现，很多“经验法则”背后都有公式和物理本质，很多你以为的“玄学”，其实是把路径、回路和阻抗这几个词想透就能避免的。

1. 一块PCB的“剖面解剖”：每一层都不是可有可无的

1.1 基材：FR-4的统治地位与特殊材料的出场时机

先看最容易被忽略的一层——基材。绝大多数PCB用的是FR-4。FR-4是玻璃纤维布浸渍环氧树脂后压合而成的覆铜板材料，“FR”指阻燃，达到UL94V-0等级。它便宜、机械强度够、加工成熟，所以统治了消费电子和工业控制设备。但当你进入射频、高频或大功率场景，FR-4就不够用了，主要卡在三个参数上。

第一个是介电常数（DK,也叫Er）。FR-4在1GHz左右大概4.2到4.5，而且会随频率漂移，高速信号需要更稳定、更低DK的材料，比如罗杰斯RO4003C，DK约3.38左右，损耗也小得多。第二个是损耗角正切（DF）。FR-4约0.02，在几个GHz以上的频率，介质损耗大到会让你的眼图彻底失效；高频材料通常能压到0.002甚至更低。第三个是Tg，即玻璃化转变温度。普通FR-4约130到140°C，而无铅回流焊温度峰值在245到260°C左右，如果板材Tg太低，过炉后容易形变、Z轴膨胀，导致过孔开裂，所以现在做无铅工艺基本要求Tg达到150到170°C以上，也就是常说的中Tg、高Tg板材。

这里插一句很多人的误区：层叠换代不等于材料换代。PCB构成的材料选择不是越贵越好，而是看你卡在哪一个瓶颈。做10Gbps以下的数字板，FR-4加足够好的层叠设计完全够用；做天线和微波电路，才对DK、DF斤斤计较。材料升级一定要有明确的性能需求驱动，否则只是徒增成本。

1.2 铜箔与半固化片：厚度概念和层压原理

铜箔是导电层。常见的“1oz铜厚”指1平方英尺面积上均匀覆盖1盎司铜，折算下来约35µm。还有个概念要分清：基铜和成品铜厚。PCB厂在流程中会做电镀，包括孔壁镀铜和外层加镀，同时表面处理也会消耗一部分铜，所以外层成品铜厚等于基铜加电镀增厚再减去表面处理损耗，内层一般就是基铜。别人跟你说“1oz成品铜厚”，你心里要有数，实测一般会在35µm基础上略多，但不会多太多。如果做大电流，你可以选2oz甚至3oz铜，但线宽线距极限、蚀刻侧蚀都会跟着变，后面会细讲。

把各层板子压在一起，靠的是半固化片（Prepreg，PP片）。PP片是玻璃纤维布浸渍了半固化状态的树脂，层压时受热受压会熔融流动，把芯板和铜箔粘成一个整体。PP片的含胶量和厚度不同，介电常数大约在3.8到4.2之间，它直接决定相邻层之间介质厚度，而介质厚度又直接决定阻抗。所以做阻抗板时，你要在叠层图里把每层之间的PP型号、厚度标得清清楚楚，板厂才能跟你的阻抗要求对齐。

很多人在2层板阶段根本不管这一层，但到了4层以上，叠层顺序就是由芯板、PP片、铜箔交替压合而来的。你设计时选用的叠层方案，最终会映射到板厂具体的芯板/PP片组合上，不同组合的成品厚度会有细微差别，阻抗计算也是基于这个组合来验算的。换句话说，你在EDA里看到的“层叠管理器”，在板厂眼里是一张真实的材料清单。

1.3 阻焊、丝印与表面处理：被人低估的“表面工程”

阻焊层就是大家说的“绿油”，实际可以是绿、红、蓝、黑、白等颜色。它的作用是防止焊接时锡桥短路、防止走线氧化、提供绝缘保护。但阻焊不是无脑盖上去的，它有个关键参数叫阻焊桥宽度，即两个焊盘之间阻焊层能保留的最小宽度。现在普通工艺能做出4mil（0.1mm）左右的桥，细间距BGA或0.4mm脚距的QFP，如果阻焊桥做不出来，只能开整片窗，这时贴片时锡珠桥连的风险会明显上升。

丝印层用于印位号和标识。丝印模糊是典型工艺问题，常见原因有三个：一是字符线宽太细，小于6mil就容易断；二是丝印网版老化或压力异常；三是字符印到了过孔或不平整表面，高温下起泡渗墨。设计侧能做的，是控制字符线宽至少6到8mil，避免把字符压在过孔、焊盘上。

表面处理的选择也很关键。常见的有喷锡HASL、无铅喷锡、沉金ENIG、OSP有机保焊膜、沉锡、沉银等。我的建议是快速看个对比表：

很多人第一次做板，习惯性选喷锡，等到BGA连锡、QFN虚焊才想起来换沉金。我的经验是：如果板子上有0.5mm脚距以下的器件，直接选沉金；如果没有，OSP和喷锡都可以。这块省不了太多成本，返工一次就全搭进去了。

1.4 板材参数：Tg、DK、DF分别是什么

上面反复提到三个参数，我统一放在这里说清楚。Tg是玻璃化转变温度，超过这个温度，板材从“玻璃态”变成“橡胶态”，机械性能、热膨胀系数都会急剧变化，所以高可靠性或无铅工艺板要求高Tg。DK是介电常数，影响信号传播速度和阻抗，DK越高，信号在介质中的速度越慢，走线阻抗由线宽、介质厚度和DK共同决定。DF是损耗角正切，衡量介质对高频信号的吸收损耗，DF越高损耗越大，10Gbps以上的高速串行信号对DF非常敏感。

这三个参数在PCB加工说明里必须写清楚，尤其是阻抗板和高频板，绝对不能拿一句“FR-4普通板材”糊弄过去。样板上写“FR-4 TG170”，一般会比默认板材贵一点，但当你做带DDR或高清视频的4层板时，这点钱换来的可靠性非常值。

2. 层叠设计：进阶路上的第一道分水岭

2.1 到底几层板才够？从需求倒推层数

很多工程师做2层板做久了，一看到高速电路就慌，总想着“是不是得上8层”。层数不是拍脑袋定的，我习惯从三个维度倒推。

第一，有没有完整参考平面需求。2层板几乎无法保证每一条走线底下都有连续地平面，跨分割几乎是不可避免的。这对10Mbps以下、上升沿不陡的传统控制信号倒还好，对DDR、USB 2.0以上、百兆/千兆以太网这样的信号，就很容量出反射、串扰和EMI问题。第二，电源种类和数量。多层板里留出独立电源层，比在表层用铜皮绕来绕去省心得多。当板子上有三四组不同电压的电源且电流都不小，2层板的布线密度会非常难看。第三，布线密度和BGA扇出。0.8mm脚距以下的BGA，要在2层板上完整扇出几乎不可能，哪怕勉强走出来，阻抗连续性也一塌糊涂。

我的经验判断是：消费类低速控制板，2层够用；MCU加一个USB或者以太网，优选4层；多路DDR、FPGA、高速ADC/DAC，6层起步。很多人一上来就做8层，最后发现很多层只是铺了一层铜皮，成本上去了，性能提升却有限。层数多不等于好，关键在于每一层是否被有效利用。

2.2 信号层、电源层、地层的排列逻辑

同样的层数，排列顺序决定了性能上限。以4层板为例，最常见的两种方案差异很大：

方案A里，顶层信号紧贴第二层地平面，底层信号紧贴第三层电源平面。从交流角度看，电源平面和地平面之间有大面积耦合电容，高频时电源平面等效于地，所以底层信号也有清晰参考面。方案B看似对称，实际是反面教材：两个信号层被夹在地和电源之间，参考面不完整，换层时回流路径很痛苦，而且上下相邻层都有铜，层间信号很容易串扰，除非工艺特殊要求，否则我不推荐。

再往上6层、8层，核心原则不变：信号层必须与完整的参考平面相邻，最好是地；电源层和地层之间距离尽量近，形成紧耦合，电源平面阻抗低、噪声小；叠层结构尽量上下对称，防止压合后板翘。我常用的8层理想结构类似：信号-地-信号-电源-地-信号-电源-地，或者信号-地-信号-电源-地-信号-地-信号，具体要看关键信号放哪一层。记住一句话：参考平面连续性大于层数多少，层数多少又大于铺铜面积大小。

2.3 阻抗、层叠厚度与工艺能力的三角关系

层叠设计最考验人的，是阻抗怎么算出来。单端50Ω、差分100Ω不是画板时靠感觉估的，它由线宽、介质厚度、板材DK、铜厚共同决定。以经典的FR-4表面微带线为例，单端50Ω大约对应介质厚度H与线宽W的比例在1.8左右。也就是说，外层介质厚度如果是4mil，单端50Ω线宽大约在7到8mil，具体还要用SI9000、Saturn PCB或在线计算器去确认，别只记比例。

介质厚度从哪来？回到前面说的PP片。你选用的PP片型号、含胶量加上两侧铜箔厚度，决定了层与层之间的介质厚度。这里有一个工艺耦合：同样做50Ω，有的板厂建议线宽8mil、PP厚度4.5mil，有的建议线宽7.5mil、PP厚度4mil，对设计者来说差别不大，但板厂会根据自身板材库存选更成熟的组合。所以做阻抗要求时，我建议直接给目标阻抗和允许误差（通常±10%），让板厂根据他们的材料库去定叠层，而不是自己把每层PP厚度写死——除非你已经很清楚那个型号PP片的库存和工艺能力。

内层走线和表层走线还不一样。表层是微带线，一边空气一边介质，阻抗对线宽更敏感；内层是带状线，上下都有介质和参考平面，走线被夹在中间，对外辐射更小、串扰更容易控制，所以高速信号尽量放内层。但内层载流能力比外层差，因为散热困难，大电流通道要尽量留外层。做高速板的时候，这两个矛盾经常打架：又想走内层好控阻抗，又想走外层好散热。解决办法就是区分线种：高速信号走内层带状线，大电流电源走表层铺铜，各司其职。

层叠设计的另一头是PCB总厚度和板翘。普通板厂常规板厚是1.6mm，这个厚度是很多连接器和结构件的默认值。如果你的叠层组合导致总厚偏了，要么换PP片厚度，要么接受板厂帮你微调。叠层不对称还会造成压合后板翘，板翘超标的板子在SMT贴片时特别要命，虚焊率直线上升。所以画多层板之前，先去EDA的层叠管理器里把总厚度算一遍，别等板厂回复“超出工艺能力”才改。

3. 走线规则的本质：线宽、间距、回流都是算出来的，不是背出来的

3.1 线宽与载流能力：1A/mm的粗略法则哪里有坑

“1oz铜、1mm宽走1A”是流传最广的PCB经验法则。它到底准不准？在温升10°C、外层走线的条件下，1mm宽1oz铜大约能走1A，这是IPC-2221标准下比较保守的估计，但很多人忽略了三个前提。

第一，内层走线散热差，同样1mm宽1oz铜，载流能力大约只有外层的60%到70%，有的资料直接说打对折，实战里我更倾向于按60%以内处理。第二，这个法则是“自我发热温升”下的电流，不是保险丝电流，如果板子附近有热源，或者要求温升严格低于10°C，就要降额。第三，长时间满负荷工作时还要考虑铜的电阻温度系数——温度越高电阻越大，按典型值0.0039/°C估算，85°C温升对应电阻增加约30%，插损和压降都会因此恶化。

更严谨的做法是用IPC-2221公式估算：

I = k × ΔT^0.44 × A^0.725

其中A是走线截面积（单位mil²），ΔT是允许温升（单位°C），外层走线k=0.048，内层k=0.024。举个例子：1oz铜、1mm宽走线，截面积约39.37mil×1.378mil≈54.3mil²，代入温升10°C，计算出来I约2.4A，看起来比1A法则宽裕很多。但工程上我不会真按这个极限设计，因为过孔、焊盘处截面积会收缩，长时间可靠性也要打折。一般建议：正常载流通道留30%到50%余量，短时间峰值可以吃满计算值，持续大电流就按计算值的一半左右用。这就是为什么电源模块里，明明算出来3A够用，很多人还是习惯用5A的载流能力铺铜。

3.2 间距：电气安全、串扰与安规的三重约束

间距问题有两套逻辑：一套是“电气上会不会击穿”，另一套是“信号上会不会串扰”。前者在普通低压数字板上一般不紧张，线间距0.1mm以上都不大会击穿；但到了市电范围，比如220VAC输入，就有了严格的爬电距离要求。保险丝前后、初级和次级之间这类位置，安规标准会明确给出不同电压等级下的最小距离，这些不是设计者拍脑袋定的，而是硬性门槛。

后者，串扰，与信号上升沿有关——上升沿越陡，相邻走线之间的容性、感性耦合越强。工程上最常用的经验是3W规则：走线中心距不小于3倍线宽，能把大部分串扰控制住。对于非常敏感的信号，比如时钟、高速差分线，间距要拉大到5W以上，并在旁边加地过孔隔离。参考平面不连续时，串扰还会通过共用回流路径放大，所以想控制串扰，光调间距还不够，参考平面连续性也得同时处理。

在EDA工具里的落地方式是分组设置。Altium Designer和Cadence Allegro都有规则管理器，可以按网络类别区分：普通信号8到10mil间距，差分对内间距按差分阻抗要求设置，电源网络12mil以上，高压网络按安规单独设置。很多教程让你把全局Clearance一改就以为完事了，实际在混合电压板、开关电源板上远远不够，你还要建立Net Class或Net Group，把不同电压、不同电流、不同敏感度的网络分开管理。真正的DRC规则不是“一个间距打天下”，而是一张分优先级的规则表。

3.3 回流电流：信号走的是回路，不是单根线

这是进阶PCB构成里最重要也最容易忽略的概念。原理图里画信号线，只画信号从A到B，但PCB上的信号是一整个回路：信号电流从驱动器流出，沿走线到接收端，再通过回流路径返回驱动器。低频时，回流电流会选电阻最小的路径，哪里方便往哪走，地表铺铜会均匀散开；高频时，回流电流选电感最小的路径，也就是紧贴在信号走线下方的参考平面区域，形成镜像电流。

这个性质决定了三件事。第一，走线底下必须有完整连续的参考平面，通常为地，回流才能紧贴着你走，环路面积自然就小。第二，一旦参考平面被槽孔或分割线割裂，回流电流就得绕道，环路面积急剧增大，辐射和串扰随之上升。第三，信号换层时，回流也要换参考层，如果换层点旁边没有放回流过孔，回流只能绕远路，效果很差。高速数字板的很多EMI问题，本质都是回流路径被破坏，而不是走线本身有问题。

实操中我的习惯是：一般信号过孔旁边0.5到1mm内加一个地过孔，成对出现；换层密集的BGA扇出区域，逐个检查每个换层信号过孔附近是否有地过孔；跨分割的走线，要么绕开分割，要么在跨分割处加缝合地过孔，把分割两侧的地在参考层上连起来。这件事看起来小，但对EMC和信号完整性的影响，往往比换更好的板材还明显。下次你Debug到信号质量问题，先别急着怀疑器件，打开PCB看一眼回流路径通不通。

3.4 拐角、过孔与换层：细节里的信号完整性

还有一个被反复问起的点：走线能不能走直角？我的态度很明确：低频和低速无所谓，高频和高速不建议。直角走线首先是等效线宽突变，形成阻抗不连续点，信号会在拐角处产生反射；其次是拐角内侧电流密度增大，成为蚀刻侧蚀的重灾区。业界通行做法是45°拐角或圆弧拐角。圆弧的阻抗连续性最好，但很多EDA里布线麻烦，45°是性能和效率的平衡点。差分对内等长处理时，用“S形”绕线而不是直角绕线，也是同样的道理。

过孔方面，每个过孔都会引入寄生电容和寄生电感。寄生电容会让高速信号的上升沿变缓，寄生电感会让电源层/地层的高频解耦效果变差。所以高速信号的过孔数量能少就少，能用1个过孔换层就不用2个；过孔的焊盘和反焊盘大小也有讲究，反焊盘太大则参考平面被切得太狠，太小则寄生电容增大。对于10Gbps以上的SerDes信号，通常还需要做背钻，把信号过孔里没有走线连接的那一段残桩钻掉，否则残桩会像一根天线一样反射信号。这些都是“构成”层面的细节，画两层板时不用管，到了高速阶段全是必修课。

4. DCDC电源电路的PCB实战：布局就是画电流路径

4.1 开关电源里哪几个环路易出问题

电源PCB的布线风格和数字电路完全不同。数字电路讲究“线怎么走”，电源电路讲究“回路在哪”。以最常见的BUCK降压为例，同一时刻电流流过的环路是变化的，这也是干扰的根源。

高边MOS导通的瞬间，电流路径是：输入电容→高边MOS→电感→输出电容→负载→地，再回到输入电容。这个环路里的电流是脉冲式的，di/dt极大，是辐射和噪声的第一大来源。高边MOS关断、低边MOS续流时，电流路径变为：电感→输出电容→负载→低边MOS→地，再回到电感。两个状态的环路不一样，所以设计时不能只看静态摆放，要把“每个时刻的电流路径”都画出来。

最核心的思路是：把高di/dt输入回路的面积压到最小。我的做法是先定位输入陶瓷电容，让它尽量靠近高边MOS和低边MOS的VIN/GND引脚，环路越小越好。多个输入电容时，用多个过孔直接打到VIN和GND平面，形成并联电容组，为高频脉冲电流提供多个低阻抗通道。输出回路相对没那么凶险，因为电感有续流作用，di/dt没那么刺激，但也不能完全不管，输出电容同样要紧挨电感输出端。

顺便说一句，开关电源的“热地”和“冷地”在原理图上都有明确节点，PCB上要做成同一个地网络，但布局上要让高频大电流在芯片和输入电容之间本地循环，不要让它跑到系统地的其他角落。很多人把输入电容放在离芯片很远的地方，结果噪声绕了一整圈才回到芯片，EMI自然差。

4.2 布局分区与关键元件定位

DCDC设计一开始要先分区域：输入侧、功率开关区域、储能元件区域、输出侧、控制/反馈区域。输入侧包括输入电容和输入滤波；功率开关区域是芯片的VIN、SW、GND引脚附近；储能元件是电感；输出侧是输出电容和负载；控制/反馈区域是反馈分压电阻、补偿网络和软启动元件。

布局顺序我喜欢这样：先放DCDC芯片本身，再放输入电容（贴着VIN-GND），再放电感（贴着SW引脚），再放输出电容（贴着电感和负载），最后放反馈分压电阻和输出检测点。很多新手上来先排反馈电阻，再回头找芯片位置，结果主功率环路被撑大，走线绕来绕去，功能勉强通，EMI却惨不忍睹。布局的优先级永远是大电流和高速开关节点，而不是小信号控制网络。

还有个散热细节。DCDC芯片和电感底下可以铺铜、打过孔导到内层或底层散热。芯片底部的散热焊盘必须通过阵列过孔连到地平面，过孔孔径和数量要能承担热流。但要注意，如果散热焊盘下面是完整参考平面，且芯片开关频率很高，这些过孔会对相邻层走线产生“开槽”效果，影响走线回流，要提前评估。

4.3 走线细节：大电流、反馈、铺铜与过孔

电流通道的可靠性靠细节。大电流走线能用铺铜就用铺铜，不要用一条细细的走线硬拉；多根过孔并联整齐排列，减小过孔电阻和热阻；电源输入输出处用电解电容加陶瓷电容组合，陶瓷电容负责高频解耦，电解电容负责低频和储能。

反馈走线是噪声最容易混进来的地方。反馈分压电阻的取样点，要直接从输出电容的负载端接出，不要从电感输出端乱拉线；反馈走线要短，远离SW开关节点；如果需要长距离走反馈线，用12到15mil左右的细线，并在旁边跟一条地线做保护，或者走底层、顶层用铜皮包住。更讲究一点，反馈分压取样用开尔文连接，让电压采样线只承担信号、不承担负载电流，这样负载变化时采样点不会受到线阻压降干扰，输出电压更稳。

开关节点SW因为是电压跳变点，dv/dt非常大，它的铜皮面积要控制——不要铺成一大片拿来“帮助散热”，否则开关节点对周围敏感线的容性耦合会变大。SW走线和顶层GND之间保持合理距离，底下直接让完整地平面回填。过孔方面，芯片的GND引脚和输入电容的GND端，用四到六个过孔直接打到内层地平面；电感电流路径上，过孔至少并排三到四个。还有一点容易被忽视：大面积铜皮连接贴片焊盘时，焊盘温度会被铜皮“抢走”，导致虚焊，所以散热焊盘连铜皮时可以用热焊盘连接，或者做开窗处理。

4.4 反激电源与DCDC的差异化设计

反激开关电源和BUCK/BOOST的差异，在于变压器（耦合电感）的引入和原副边隔离。原边回路的环路面积同样要小：输入电容、原边MOS、变压器原边绕组、RCD吸收电路，这个环路的di/dt非常关键。副边整流二极管或同步MOS与输出电容之间的环路，也要尽量紧凑。隔离电源还有一个原副边之间Y电容（安全电容）的布局问题，Y电容要靠近变压器本体跨接，给共模电流提供低阻抗回流路径，否则共模辐射会明显变大。

不管是哪种拓扑，我建议画完板后做一次“环路面积自检”：打开PCB编辑器，在每一个工作状态回路上高亮一下，从视觉上确认面积是不是已压到最小。这一步比任何DRC静默检查都更能发现问题。你甚至可以拿一张纸，把两个关键环路用笔描出来，面积超过一个指甲盖就要重新审视布局。

5. 共模辐射机理与PCB层面的抑制手段

5.1 差模与共模：两种辐射的物理图景

电磁兼容教材里会这样区分：差模电流，是信号正常往返形成的电流，它在信号线和回流线之间流动，方向相反，形成的磁场在环路内增强、环路外抵消，辐射强度与环路面积成正比。共模电流，是信号线与回流线上方向相同、大小几乎相等的电流，它通常不是功能上需要的，而是由于地电平不平衡或寄生耦合产生的，辐射强度与电流乘以路径长度相关，等效于一根单极天线。

为什么共模辐射难搞？因为差模辐射还能通过缩小环路面积来控制，共模辐射的“路径”往往不是能在PCB上直接控制的——比如线缆，整根线缆就是一根天线。更麻烦的是，共模电流哪怕只有差模电流的千分之一，产生的辐射也可能超过差模辐射。所以PCB设计阶段能做的，主要是“防止共模电流的产生”和“让已产生的共模电流有一个低阻抗回流路径”，而不是等问题出来了再靠屏蔽罩硬压。屏蔽罩是最后手段，不是第一手段。

5.2 共模电流从哪里来：寄生参数与接地问题

共模电流的产生，常见来源有四个。

一是PCB与散热器、金属结构件之间的寄生电容。大功率开关器件带着散热器，散热器与PCB地之间的电位差会通过寄生电容产生位移电流，回流路径不好时，就沿着线缆跑出去了。处理办法是散热器可靠接地，或者用绝缘垫片隔开并优化接地路径。二是开关电源中高频开关节点dv/dt通过寄生电容，在电源输入输出线上激励出共模电流。这个电流经过Y电容或输入滤波电容时，如果走线过长过窄形成了高阻抗，就压制不住。三是I/O排线、USB线、网线等外部连接器，它们与PCB地之间的电位差也是一个共模激励源。四是地平面不连续导致回流电流被迫绕行，产生地弹和地噪声，把共模噪声馈到线缆上——这又回到前面反复强调的参考平面连续性。

这些来源有个共同点：单独看每一个寄生电容都很小，但高频开关带来的dv/dt很大，I=C×dv/dt算出来的共模电流不容小觑。很多EMC测试不过的产品，Debug到后来发现不是PCB走线有问题，而是散热器悬空、I/O线没有滤波、地平面被切了一条长槽。这验证了一件事：PCB“构成”里的地、散热、连接器，都是EMC链条的一部分。

5.3 PCB设计中的实用抑制措施

PCB层面的共模抑制，我总结了一套执行顺序。

1. 先保证参考平面连续。关键信号——时钟、数据、电源开关节点——底下有完整地平面，避免跨分割。
2. 再控制环路面积。所有高频环路尽量小，输入回路、输出回路、时钟回路都算，对应第四章的具体操作。
3. 再处理I/O区域。连接器附近的信号线加RC滤波或磁珠，连接器外壳和座子的弹垫要可靠接地；两层板的话，I/O区走线尽量不要落在地平面被切开的位置。
4. 再考虑差模滤波和Y电容。开关电源原副边之间加Y电容，走线宽而短，直接跨在变压器旁边，不要绕来绕去。
5. 最后才是屏蔽。金属屏蔽罩接地要可靠，接地焊盘阵列间距要小于目标频率波长的1/20，否则屏蔽罩反而会变成谐振腔。

这里有一个很实用的现场定位经验：做辐射骚扰测试时，如果某个频点总是超标，试着在连接器线上套一个磁环或者换一个共模电感，如果干扰明显改善，说明问题出在共模电流上；如果几乎没变化，那就是差模辐射为主，要回头缩环路面积。这个办法比盲改PCB快得多，也省得反复打样。

6. 设计与制造的边界：不懂工艺不足以谈构成

6.1 板厂能力表怎么看：线宽线距、孔径、纵横比

很多人设计PCB从没看过板厂的能力参数，等打样回来发现线距被工艺极限卡住、过孔偏大、丝印模糊，才反过来改板。我的建议是开工前先把目标板厂的工艺能力表下载下来，至少确认六项：最小线宽/线距、最小孔径、纵横比、最小阻焊桥宽、表面处理选项、板厚范围。普通打样板厂常见的极限，大约是最小线宽线距4mil（0.1mm）甚至更小，最小机械钻孔0.2mm（8mil），纵横比控制在10:1以内。如果你的板子设计密集BGA，会用到激光钻孔的盲孔、埋孔或盘中孔，这类板的工艺能力门槛更高，价格也更贵，必须在设计启动时就和板厂沟通，而不是画完再问。

还有一个细节：最小线宽在不同层可能不同。内层因为不需要电镀加厚，蚀刻侧蚀更小，极限往往更窄；外层要电镀，侧蚀相对明显，极限会松一点。板厂能力表通常会分内外层写，别只看一个数字就往外层贴极限线宽，结果返工回来板子做不了。

6.2 钻孔和孔壁镀铜如何影响你的过孔设计

钻孔工序的流程大致是：数控钻按孔位文件在板上钻通孔或盲孔，然后进行化学沉铜和电镀铜，让孔壁沉积一定厚度的铜，实现顶层、底层和内层的电气互连。正常通孔电镀铜厚大约20到25µm。如果你要求过孔能过几安培电流，光看孔径是不够的，还要看孔壁镀铜厚度。一个0.3mm孔径的普通过孔，孔壁铜厚20µm，经验允许电流大约1到1.5A；多孔并联时还要考虑电流分布不均匀的问题，不能简单按单孔电流乘以孔数来算。

钻孔的另一个关键参数是纵横比，等于板厚除以孔径。板厚1.6mm，最小孔径0.2mm，纵横比约8:1，属于常规范围；如果强行要求0.15mm孔径，纵横比就超过10:1，孔内电镀药水交换困难，孔壁铜厚均匀性和可靠性都会下降。所以高密度板里，我常把方案拆成“少量大孔加大量小孔”的组合，或者改用HDI盲埋孔，而不是全都用极限小孔。

盘中孔和树脂塞孔也是进阶设计常遇到的问题。BGA焊盘中心的过孔如果保留开窗，回流焊时锡膏会被吸进孔里，造成虚焊，所以BGA盘内过孔要做“树脂塞孔加电镀盖帽”，这属于额外工艺，费用和交期都要考虑。设计时就要在钻孔文件里把这些孔单独标注，或者封装里直接把盘中孔类型定义好，别等板厂来问。

6.3 丝印模糊、阻焊桥、Gerber检查

丝印模糊的原因在前面提过，这里补充一个很多人不知道的点：白色丝印印完之后，板厂通常还要做烘烤和清洗，如果丝印直接覆盖在过孔上，过孔里的药水残液会在高温下渗出来，导致字符发黄、晕开。所以设计时要在设计规则里设置“丝印到过孔的最小间距”，把字符和过孔、焊盘避开，是最省事的做法。

阻焊桥的可靠性与焊盘间距强相关。0.5mm脚距的QFP引脚，相邻焊盘边缘间距约0.3mm，做4mil的绿油桥可以；但0.4mm脚距的QFN或BGA，焊盘边缘间距只有0.15mm左右，阻焊桥大概率做不出来，板厂会直接整片开窗。这种板只能靠贴片工艺的锡膏量和钢网开孔来控制桥连，设计阶段就要知道这个边界，别指望阻焊层能救急。

最后是Gerber输出。AD或Allegro生成Gerber（RS-274X）和Excellon钻孔文件之后，打开CAM350或板厂自带的在线CAM工具逐层检查。我的检查清单包括：每层是否有意外开窗，走线是否落在板框外，尺寸标注与实际是否一致，钻孔层是否和焊盘对齐，丝印是否压在焊盘上，异形板框开槽是否连续。还有一个强烈建议：用板厂提供的“字符镜像”选项之前，先在预览里看一遍顶层字符方向，尤其是拼板，很多人第一版在镜像问题上出错。

做阻抗板时，生成Gerber的同时要附带叠层图和阻抗要求文件，标明每层介质厚度、铜厚、目标阻抗值和参考层关系。有的EDA工具可以直接输出叠层文件，有的需要手动画一张图，我都习惯用表格加简单图形做一页纸说明，和Gerber一起放压缩包。板厂收到后能直接按这个做阻抗计算，少很多来回沟通。

最后分享一个我个人的投板习惯。每次送出去之前，我会把Gerber、钻孔文件、叠层说明、工艺要求（阻抗、表面处理、铜厚）压缩成一个包，然后在板厂网站上传预览一遍：第一步看板框和尺寸标注，第二步看每一层有没有意外开窗，第三步看丝印和钻孔层对不对，第四步核对阻抗文件里的数值。这个过程大概十分钟，但能省掉至少一轮改版。进阶PCB的构成，说到底不只是设计软件里那点事，从材料选型到工艺落地，一整条链路都想明白了，板子才会真正稳。