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简介：基于FPGA的电子琴设计工程包，面向数字逻辑与EDA技术学习者，提供一套完整的Quartus开发实践方案，涵盖电子琴音调生成、按键扫描与蜂鸣器控制等模块的Verilog实现，适合电子信息类专业学生完成课程设计或综合实验。压缩包共133个文件，以.v源文件和.qpf/.qsf工程文件为主，同时包含.sof/.pof下载配置文件、.rpt编译报告与.docx设计文档，以及png/jpeg原理截图和工程备份文件，整包仅7.11MB，目录结构清晰。已有1340人学习下载，适合作为FPGA入门参考。内容包含可综合的Verilog代码、工程编译配置与引脚约束，可对照学习音调分频、按键消抖、状态机设计等关键知识点；附带报告文档有助于理解系统架构和调试思路，并按项目模块组织，便于快速定位所需文件，同时保留多个备份版本供对比学习。 “基于FPGA的电子琴设计.zip”这个压缩包，我在各种课程设计和开源分享里见过不少版本，有些是学生交作业用的，有些是竞赛培训的例程，还有的是纯个人折腾的产物。说实话，FPGA电子琴是我眼中最适合入门FPGA的项目之一，它不像图像处理那样一上来就是大矩阵和复杂时序，也不像PCIe这类高速接口那样依赖外部协议栈。它的核心就三件事：分频、计数、查表。但恰恰是这三件事，把数字逻辑里最常用的设计套路全练了个遍。拿到这个工程，先别急着上板跑，拆开看它的架构设计和模块划分，往往比直接读代码收获更大。

1. 拿到工程后先建立整体认知：这个方案在做什么

很多刚入门的同学打开zip文件就开始翻代码，这是效率最低的操作。先弄清楚工程的整体边界和设计意图，后面看代码会顺很多。

1.1 功能边界与预期的输入输出

这个工程解决的核心问题是把按键输入映射为对应频率的波形输出，最终驱动扬声器发声。外部输入是矩阵键盘或独立按键，输出是音频信号。多数课程设计版本只要求做到单音弹奏，也就是一次只发一个音，复杂一点的会支持双音或和弦。判断一个版本做到什么程度，最高效的办法是看顶层模块的端口定义：如果输出只有一位，那就是方波直驱蜂鸣器；如果输出是PWM脉冲，那大概率是经过滤波的声音方案；如果输出是并行数据接DAC，那才谈得上真正的DDS波形合成。

这个设计天然涵盖了状态机、计数器分频、查找表、按键消抖、时钟分频这几大FPGA入门必学的知识点。你在一个工程里把这些全部跑通，后面再做串口、SPI、I2C这类接口设计时会轻松很多，因为本质上都是“输入-逻辑处理-输出”的套路。

1.2 为什么用FPGA而不是单片机来做

如果只是弹个单音，STC89C52这种老单片机也能做到，但两者的思维模式完全不同。单片机靠软件轮询或中断去翻转IO，定时器资源有限，输出多路不同频率时CPU负载会迅速升高。FPGA天然是并行工作的，每个按键对应的分频计数器是独立硬件逻辑，互不干扰。16个键同时按下，逻辑上也能同时处理，只是后端的输出通路可能只选一路。

更重要的是FPGA能锻炼人对时序和并行逻辑的理解。在单片机上写delay()的人很难体会到硬件并行是什么感觉，而在FPGA里，每个always块都是独立运行的硬件电路，这也解释了这个项目为什么经常被选为数字逻辑课程的综合性实验：它不要求你有任何操作系统或库函数的背景，只考验你对寄存器传输级设计的理解。

1.3 常见方案与工具链的选型参考

基于FPGA的电子琴设计在实现路线上大致有三种主流方案。第一种是最简单的计数器分频，输出方波直驱蜂鸣器或功放，占空比固定50%，频率准确但音色干瘪；第二种是PWM加载波方案，在分频基础上叠加一个高频PWM（比如20kHz以上），通过改变占空比给声音加音量包络；第三种是DDS（直接数字频率合成）加DAC，提前存好正弦波表，通过相位累加器不停查表重建波形，声音质量最接近真实乐器。

工具链方面，如果你用的是Xilinx的板子就跑Vivado，Intel的就用Quartus，国产高云和安路也都有各自的IDE。我见过的最离谱的工程是用Vivado写的却在Quartus里编译，报错报了一堆语法兼容性问题，这种低级错误完全可以通过先看工程文件后缀来避免。开源工具链如Yosys配合IceStorm也可以跑，但调试手段相对有限，对于课程设计来说还是官方IDE更省心。

2. 把音符算明白：频率生成的核心逻辑

电子琴的所有功能都建立在频率这个基础上。按键决定了输出什么频率，而频率对应什么音高，由十二平均律决定。

2.1 十二平均律与音符频率表

十二平均律把一个八度均匀划分为12个半音，相邻半音的频率比是2的1/12次方，约等于1.059463。国际标准A4=440Hz，往下推是A4除以1.059463得到G#4约415.3Hz，往上推是A#4约466.16Hz。整张频率表可以按这个关系全部算出来。

在FPGA实现里通常不会现场算频率，而是预先把每个音符对应的分频计数常量算好，存到ROM或者直接写死在case语句里。以50MHz系统时钟为例，要产生C4（261.63Hz）的方波，分频系数为50_000_000除以(2倍频率)再取整。为什么是2倍？因为方波需要电平翻转一次才算一个完整周期，半个周期计一次数，频率等于时钟除以计数次数。

这种取整误差对听感的影响非常小，人耳对频率偏差的感知一般在0.5%以上才明显，而这些误差基本都小于0.02%。如果想让频率更准，可以改用小数分频或者DDS方式，但对入门项目来说，整数计数分频已经完全够用。

2.2 波形生成方案的三条技术路线对比

计数器分频方案最直接：每个音符分配一个计数器，计到目标值就翻转输出。代码量最小，但每个人能维护的通道数不多，想实现多音同时发声就得写多份几乎一样的逻辑。它的本质是一个输出端口的电平翻转，所以波形只有高和低两种状态，音量控制只能靠外部电路或PWM辅助。

PWM方案是在方波基础上再叠加脉宽调制。音频频率比如440Hz控制音高，PWM频率比如20kHz以上控制音量。通过改变PWM的占空比，在一个音频周期内调节平均输出电平，配合RC低通滤波就能获得类似正弦波的效果。这个方案麻烦在需要两个计数器的联动，但声音质量比纯方波有明显提升，也是很多低成本MIDI合成器采用的做法。

DDS方案是最有扩展空间的。相位累加器每周期累加一个步进值，步进大小等于目标频率乘以2的N次方再除以系统时钟。高N位作为正弦查找表的地址，输出对应幅度值给DAC。这个方案的优势在于频率分辨率极高、输出波形可以任意定制，缺点是占用的LUT资源更多，而且需要外接DAC或开发板上自带的音频芯片，不是每个板子都有。

2.3 音色：从“能响”到“好听”的关键差异

纯方波听起来像早期的游戏机音效，因为它包含大量奇次谐波，频谱成分单一又刺耳。想让声音更接近真实乐器，需要在包络上做文章：按下琴键时音量快速上升然后指数衰减，这就是所谓的ADSR包络。FPGA里实现包络可以在PWM占空比上动态调制，比如按键按下后的前5ms占空比从0拉升到最大值，然后慢慢降到持续音水平。

实际工程里大多数作业版本不会做这么深，但如果你想让项目在答辩时拿出来更有说服力，把包络加进去是性价比最高的升级。代码量不会增加太多，但效果从一个“电子门铃”立刻变成一个“像样的电子乐器”。

3. 模块代码拆解：从按键到扬声器的完整通路

拿到zip之后我习惯先画一张数据流图在脑子里：按键矩阵扫描得到键值，然后把键值换算成音符索引，再用音符索引查表得到分频常数，分频模块输出对应频率的方波或PWM波，最终驱动音频输出。这一步想清楚，代码怎么组织都不会乱。

3.1 顶层模块的端口与信号规划

顶层模块的输入一般包括系统时钟（可能是板载50MHz或100MHz，也可能经过PLL倍频）、异步复位信号、4x4矩阵键盘的8根引脚。输出是音频信号位，如果有数码管显示功能还会多几个七段译码的输出位。

这里要注意一个常被忽略的点：矩阵键盘的行列引脚需要根据开发板的原理图确定，不同板子的引脚分配差很多。很多同学拿到别人的工程直接编译，结果下载到自己的板子上按键完全没反应，大概率就是引脚约束文件不同。检查.xdc或.qsf文件里的引脚分配，对应修改成自己板子实际的引脚，是最先要做的事。

3.2 按键消抖与键值编码模块

按键消抖在FPGA里最常规的做法是移位寄存器或计数器延时。按下按键后产生一个异步抖动信号，不能直接作为逻辑输入，否则一个按键可能触发多个音，这在音乐演奏里会非常明显。

我常用20ms延时消抖：按键电平变化后启动计数器，计到1_000_000（50MHz时钟下对应20ms）时再次采样电平，如果和之前一致就认定有效。写一个可综合的按键检测模块其实有一套模板，关键是把采样时钟同步、边沿检测、消抖计时三段逻辑分清楚。边沿检测用寄存器打两拍，取前一拍和当前拍的异或，就能抓到一个时钟周期的脉冲。

3.3 分频查表核心模块：让每一个音符都独立工作

这是整个工程的核心模块。最简洁的写法是用case语句按键值分配分频计数器的阈值，计数器每个时钟周期加1，计到阈值就清零并且翻转输出。下面是一个单音符通道的Verilog示例，展示基本的实现思路：

module tone_gen #( parameter CLK_FREQ = 50_000_000 )( input wire clk, input wire rst_n, input wire [3:0] key, output reg audio_out ); reg [31:0] cnt; reg [31:0] threshold; always @(*) begin case (key) 4'd0: threshold = 32'd95556; // C4 4'd1: threshold = 32'd85133; // D4 4'd2: threshold = 32'd75843; // E4 default: threshold = 32'd0; endcase end always @(posedge clk or negedge rst_n) begin if (!rst_n) begin cnt <= 32'd0; audio_out <= 1'b0; end else if (threshold == 32'd0) begin audio_out <= 1'b0; cnt <= 32'd0; end else begin if (cnt >= threshold - 1) begin cnt <= 32'd0; audio_out <= ~audio_out; end else begin cnt <= cnt + 1'b1; end end end endmodule

这个模块里组合逻辑的case用于选择分频阈值，时序逻辑负责计数和翻转。没有按键时threshold为0，输出保持低电平。如果要在一次按下时同时输出多个音符，就需要例化多个这种模块，然后把输出相加或先或运算，再接PWM调制。这种“空间换功能”的做法，正是FPGA的典型思维方式：并行例化多个相同模块，而不是像单片机那样在时间上分时复用。

3.4 音频输出通路：蜂鸣器、耳机还是功放

音频输出是很多人栽跟头的地方。开发板上最常见的音频器件是无源蜂鸣器，它需要一定频率的方波才能响，恰好匹配计数器分频方案，但蜂鸣器的频响范围窄，听起来闷。输出给有源蜂鸣器则完全不行，因为它在通电时就自己振荡发声，电平高低只能控制响或不响，控制不了音调。

如果是耳机或功放，需要注意FPGA的IO驱动能力很弱。直接拿引脚驱动耳机插孔几乎听不到声音，必须加一级音频功放或者至少一个三极管放大。如果开发板上有音频编解码芯片（比如SSM2603这类），那输出的信号就不是方波了，需要按芯片手册的I2C配置和I2S时序来送数据，复杂度会明显上一个档次。选方案之前先看一下手头板子上有什么器件，再决定做到什么程度。

4. 验证流程实录：仿真、上板与调音

把代码写完之后，验证阶段决定了你的设计能不能真正成为一件可用的“乐器”。这里我建议按照“仿真验证频率正确 -> 上板测按键映射 -> 实测输出波形 -> 听感校调”的顺序推进。

4.1 仿真阶段看什么波形

用Vivado或ModelSim仿真的第一步是写testbench：初始化时钟、给复位信号、模拟按键按下。按键不是直接拉高就行，要模拟真实的抖动过程——先跳到高电平再跳回低，来回几次再稳定在高电平，这样才能验证消抖模块是否工作正常。

仿真里重点看两处波形：一是内部计数器的翻转周期是否和目标频率吻合；二是输出信号占空比是否稳定在50%。如果目标音是C4=261.63Hz，仿真出来的方波周期应该在3.82毫秒左右。用光标测一下，误差不超过几十纳秒就是正常的，那对应的是计数取整的误差。如果差得太多，优先检查系统时钟频率参数，很多人仿真用的100MHz，板子实际是50MHz，频率必然翻倍。

4.2 上板实测与校准技巧

上板之后第一件事不是听声音，而是先测引脚。有示波器就看引脚波形频率，没示波器就写一个简单的分频输出到LED，用肉眼数闪烁频率来粗测（比如设计一个2Hz的闪烁信号看LED亮灭周期）。确认按键映射正确后，再尝试听声音。

调音准最土也最有效的方法是下载一个手机调音器App，把麦克风对着扬声器弹单音，看显示的音高是否和按键标称一致。如果所有音都偏低或偏高同样的比例，问题出在系统时钟频率上；如果只有个别音不准，多半是分频常数计算错误或者用了错误的音符频率表。自动校准的思路也可以做进FPGA里：用一个已知的精确低频基准（比如板上自带的低抖动时钟）去测量输出音频的频率，然后反馈调整分频常数，这就是“数字频率计+自动校准”的进阶玩法，和热词里的FPGA数字频率计设计是同一个逻辑。

4.3 音质升级方向：从单音到和弦与波形合成

如果基础功能全通了，升级方向可以按难度递增推进。最简单的是增加左右手双音区：两路tone_gen模块各自独立，输出先加再经过同一个PWM输出，就能实现双音。再进一步是叠加DDS正弦查找表，把方波换成35点以上的正弦波，听感会从“游戏机”进化到“电子琴”。最后还可以考虑给每个音符加ADSR音量包络，用PWM占空比控制音量变化，这时你的作品已经不逊色于不少商业产品的入门型号了。

5. 项目调试中的高频问题与排查实录

做这个项目时会遇到一堆“不是Bug但比Bug还折磨人”的情况。我把最典型的几类问题整理成下表，都是实际调试中容易踩的坑。

5.1 按键消抖相关的两个细节

消抖时间也不是越长越好。如果消抖做到50ms，快速连弹时音与音之间会有明显粘连。我的习惯是20ms消抖加一个10ms的“连击窗口”：检测到按键释放后10ms内又按下，直接判定为新的触发而不是抖动，这样既能滤掉触点抖动，又不影响快速连音演奏。这个逻辑只用两个状态加上两个计数器就能实现，但演奏手感提升非常明显。

5.2 为什么仿真没问题上板就出问题

仿真环境是理想化的，板上则存在时钟抖动、电源噪声、引脚约束等现实因素。最常见的差异就是复位信号的异步问题：testbench里复位信号拉高是一瞬间的事，但板上复位按键释放时会产生亚稳态。解决方法是把复位信号先经过两级寄存器同步，再接入各路逻辑的复位端。这个习惯应该在所有FPGA项目里养成，电子琴项目也不例外。

5.3 资源占用与编译优化

一个单音电子琴的LUT占用只有几百个，即使扩展到4个复音也才一两千LUT，对主流开发板来说毫无压力。但如果用了一片大ROM来存正弦表，并且没有做有效的读取优化，BRAM的占用会迅速增大。比较实用的做法是把正弦表只存四分之一周期，通过象限对称恢复完整波形，这样BRAM立刻省掉75%。这种优化思路在任何波形合成相关的项目里都适用。

最后再分享一个调试技巧

我在调试这个工程时踩过最大的坑是“什么都检查了还是不出声”。后来发现是自己图省事，直接把按键的原始抖动信号接进了音频输出路径。键盘扫描的采样时钟和音频输出时钟不是同源设计的，中间产生了一个周期性的毛刺，听起来像噪声而不是乐音——这个毛刺在仿真里因为模型理想化而完全看不到。后来把所有跨时钟域的信号都加了寄存器同步，问题立刻消失。如果你也遇到类似“仿真一切正常、上板就像收音机窜台”的情况，先检查是不是有信号没做同步就从低频时钟域去了高频时钟域。

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