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这几年代工和封测领域的风向变得很快，前两年大家还在追CoWoS产能，现在业内讨论最多的已经换成了CPO和面板级封装。泛林作为设备端的重要玩家，在先进封装上的态度一直比较克制，它近期的判断值得认真扒一扒。CPO到底什么时候放量，面板级封装是不是又一个雷声大雨点小的概念，泛林这类掌握设备投资节奏的厂商怎么看，直接影响后几年产线该怎么规划。这篇文章我就结合泛林公开的技术路线和行业访谈里透露的信息，聊聊我对这两个方向的判断逻辑。

1. 泛林说这话的分量：设备商的判断比设计公司更贴近地面

1.1 从刻蚀和沉积设备看封装，和从芯片设计看封装完全不同

很多朋友习惯从英伟达、博通或者台积电的发布会去理解先进封装，这个视角有它的价值，但也有明显的盲区：设计公司和代工厂告诉你的是"我们要做到什么"，而设备商告诉你的是"我们手上有没有做到那一步的工具"。

泛林的技术积累主要落在刻蚀、沉积和清洗这三个环节，过去它的主战场一直是前道晶圆制造。但这两年泛林明显加大了对先进封装的投入，从它2022年收购SEMSYSco切入面板级电镀设备就能看出来，它不是想蹭热度，是真的在往封装这个链条里扎。其逻辑也很直白：封装正在从前道制造延伸出来的"后道工序"，变成一个对刻蚀、沉积、电镀要求极高的"准前道工序"。

这也意味着，泛林对CPO和面板级封装的判断，不是基于某家公司的PPT，而是基于它对工艺设备的研发投入方向、客户询单结构和产线试错反馈做出的综合评估。这种判断往往比市场情绪更慢，但更扎实。

我印象很深的是一次行业会议上泛林工程师的一句话：先进封装过去更像"半导体工艺的简化版"，以后会变成"半导体工艺的加强版"。这句话翻译过来的意思是，封装环节用的光刻精度、薄膜均匀度、刻蚀选择比要求会逐年提高，早晚会逼近前道设备的等级。如果这个判断成立，那封装设备的天花板就不是封测厂的预算，而是整个半导体设备的市场空间。

1.2 泛林在封装环节的布局线索藏在三个产品线里

泛林在先进封装上的牌，主要压在三条线：

第一条线是电镀铜。SEMSYSco的加入让泛林在面板级电镀（尤其是大面积、薄的均匀电镀）上有了别人短期难以补齐的能力。面板级封装最核心的工艺难点之一就是大面积均匀电镀，这直接决定RDL层的厚薄一致性和电性能。

第二条线是刻蚀。TSV硅通孔刻蚀、interposer上的高深宽比刻蚀，都需要极高的侧壁垂直度和选择比。泛林在这块有老本行优势，它的刻蚀设备在前道已经验证多年，搬到封装环节属于降维使用。

第三条线是沉积。无论是介质层还是阻挡/种子层，薄膜质量和应力控制对翘曲的影响非常大。泛林的沉积设备在低温工艺上做了不少适配，因为封装基板对温度敏感，不能直接套用前道的高温工艺。

把这三条线拼起来看，泛林在先进封装上的布局是"电镀+刻蚀+沉积"的组合拳。这也就不难理解，为什么它对CPO和面板级封装的判断会集中在工艺可行性、良率爬坡速度、设备投资回报这些维度上，而不是单纯讲性能指标能到多少。

2. CPO 的判断核心：把"电"的距离压缩到极限

2.1 可插拔光模块和CPO之间的功耗差距不是线性，而是指数级

CPO（Co-Packaged Optics）本质上干的一件事，是把光引擎从面板边缘挪到交换芯片旁边，把电信号在PCB上走过的几十厘米距离，压缩到几毫米甚至更短。这一步挪动，直接影响SerDes的功耗。

我算过一笔账：在传统可插拔方案里，信号从交换芯片出发，经过封装基板、PCB走线、连接器，最后到光模块，这条电通路上的插入损耗和串扰会随着速率提升急剧恶化。到了单通道224Gbps的时候，PCB板上每英寸的电信号衰减都在1dB以上，要补偿这个衰减，SerDes的功耗就得往上加，形成恶性循环。

而CPO把光引擎和交换芯片放在同一个封装体内，SerDes的出线距离被压缩到毫米级，电信号只走很短的路就完成了电到光的转换。这意味着SerDes均衡器的工作量大大减小，功耗能下降30%到40%左右，这组数字不是拍脑袋的，是泛林在分析光引擎晶圆制造和封装良率时用到的典型参数。

坦白说，CPO的概念不新鲜，学术界和产业界已经讨论了很多年。为什么现在才被当成主要方向？因为单通道速率到了224G往后，可插拔方案的电-光-电转换链路的功耗和散热已经走到物理极限，继续做可插拔就像在高速公路收费站前面堵车，车（数据）越来越多，收费窗口（电转换）就那么多，排队必然越来越长。CPO相当于把收费站搬到每个人家门口，看似麻烦，但总排队时间大幅下降。

2.2 光引擎能不能规模化，卡在硅光晶圆制造和耦合封装

泛林判断CPO的落地节奏，核心关注两个环节：前道的硅光晶圆制造，和后道的耦合封装。

硅光晶圆制造对刻蚀和沉积的要求非常苛刻。光波导的侧壁粗糙度直接决定传播损耗，而粗糙度控制依赖的就是高精度刻蚀。沉积方面，氮化硅波导的厚度均匀性和应力控制会影响光的相位一致性。这些工艺问题，前道设备厂商最有发言权，因为它们本质上就是晶圆级工艺问题。

耦合封装则是另一个难点。光纤到光引擎的耦合对准精度通常在亚微米级，这比传统芯片贴装的精度要求高出好几个量级。如果采用垂直耦合方案，要专门在晶圆上刻蚀出光栅耦合器，这些倾斜光栅的形貌控制，全靠刻蚀工艺的精度。泛林这样的设备商对这部分能力的评价是：能做，但良率爬坡需要时间。

目前行业主流的做法是把激光器做成外置光源（ELS），通过光纤把光送到光引擎里。这样做的原因是激光器和硅光芯片的制造工艺差太多，强行单芯片集成会两头都做不好。外置光源这个方案一确定，CPO封装的焦点就转移到了光纤阵列与光引擎之间的耦合可靠性上，这又是一个需要大量工艺迭代的环节。

2.3 泛林立场：CPO的放量节点应该在2026年前后，但只属于特定场景

关于CPO的量产时间表，市面上的说法在2025到2028年之间摇摆。泛林的判断相对折中，它认为CPO在2026年前后会进入真正的上量周期，但应用范围不是全面铺开，而是集中在最高端的交换节点和部分AI加速卡上。

这个判断背后有产业逻辑支撑。从工艺端看，硅光引擎的晶圆级制造可以在现有前道产线上兼容，难点反而在封装端的耦合和测试。从需求端看，当单端口速率来到1.6T也就是224Gbps乘8的时候，传统可插拔方案在面板面积和散热上已经捉襟见肘，只有CPO能把功耗密度压下来。

所以泛林说CPO会落地，指的是它会在一个狭窄但确定的高性能区间跑起来。这个区间之外，可插拔光模块仍然会长期存在，因为很多场景并不需要那么极端的功耗和带宽密度，做过多的集成反而抬高了成本和维修难度。CPO和可插拔不是谁替代谁的关系，是各管一段。

3. 面板级封装：圆形变方形背后是一笔实打实的面积账

3.1 300mm晶圆的边角浪费，让行业开始认真考虑方形面板

面板级封装的基本逻辑很简单：晶圆是圆的，芯片封装单元是方的，圆形晶圆放到方形的封装单元上，边缘必然产生浪费。300mm晶圆的可用面积约706平方厘米，实际利用率受限于die形状和排版方式，通常在65%到75%之间。而一块510mm乘以515mm的面板，面积是2626平方厘米，利用率可以轻松做到90%以上。算下来，一块面板的有效产量相当于三到四片300mm晶圆。

这个面积优势直接换算成成本优势。行业里比较通用的估算，面板级封装在RDL层和介电层制造上的单位成本，可以比晶圆级低30%到40%。在先进封装产能紧张、CoWoS交付周期拖到一年以上的背景下，这个成本差就是真金白银。

泛林做SEMSYSco收购的原因在这里就清晰了。电镀铜是RDL层制造的关键步骤，晶圆级电镀的均匀性控制已经有成熟方案，但面板级电镀因为面积从圆形变成方形，药液流场、电场分布、阳极设计全都要重新做。SEMSYSco从显示面板行业带入的电镀设备基因，刚好补上了这个空缺。

3.2 泛林眼中的现实：面板级封装先从粗线宽切入，别指望一步取代CoWoS

泛林对面板级封装的判断里，有一个被很多人忽略的细节：PLP的优势主要在面积和成本，而非线宽精度。言下之意，别拿面板级封装去和CoWoS竞争最高端最细线宽的部分，那不是它的舞台。

从工艺能力上看，面板级设备在前道的成熟度远不如300mm晶圆线，尤其是在光刻精度、薄膜均匀性、翘曲控制这几个环节。线宽越细，对整片面板工艺一致性的要求越高，而面板面积大，温度场和流体场的均匀性控制就越难。

这就决定了PLP最适合的切入场景是那些对线宽不那么敏感但对成本非常敏感的环节：比如电源分配层、天线封装、存储器堆叠、传感器封装，或者是interposer和RDL层的粗线宽部分。泛林的判断是PLP会先在这些领域跑通，再逐步往更精细的工艺延伸，整个过程是渐进的，不可能一蹴而就。

3.3 面板级封装的两个致命工艺坎：翘曲和电镀均匀性

很多人一听到面板级封装就觉得是"换个大尺寸基板而已"，但实际上从圆形晶圆换成方形面板，整套工艺逻辑都变了。

首先是翘曲问题。晶圆在工艺中的热应力分布是轴对称的，翘曲表现相对可控；面板是直角形状，四个角和边缘的应力集中完全不一样，受热之后更容易出现不均匀形变。在光刻环节，翘曲直接导致焦深偏差，影响线路精度；在键合环节，翘曲会导致界面空洞，降低可靠性。业内目前解决翘曲的思路是引入载板支撑、优化膜层应力、严格控制工艺温度，但这些都是"打补丁"的做法，最根本的办法还是在设备端改进温度场和应力场的控制能力。

其次是电镀均匀性。圆形的晶圆电镀槽，电场分布可以设计成中心对称，边缘和中心的镀层厚度差异能做得很小。但到了方形面板，电流密度在直角位置会明显偏高，镀出来的铜厚不均匀，既影响阻抗控制也影响后续的蚀刻和研磨。泛林收购的SEMSYSco设备在这方面做了很多阳极设计和喷流方案的优化，目的就是把方形面板边缘和中心的厚度差从之前动不动超过10%压到5%以内，这样后段工序才有能力做。

3.4 面板级封装和CoWoS是互补，不是替代

经常有人问我，面板级封装都这么省成本了，台积电的CoWoS是不是早晚被取代？这种说法低估了好几个层面的东西。

CoWoS的稀缺性在于它是目前唯一能够稳定支撑超大逻辑芯片和八颗以上HBM高密度集成的封装方案，它真正的竞争力在"细线宽interposer+高密度硅通孔+成熟量产经验"这个组合上。面板级封装在细线宽和良率数据上还有明显差距，短时间内替代不了CoWoS在做的事。

泛林的视角会更强调设备投入的错位竞争：CoWoS和PLP解决的是不同的问题，CoWoS做的是"把更多芯片以最高密度互联"，PLP做的是"把中等密度的互联做得更便宜"。两者不是同一条赛道上的对手，而是分别卡住了"性能密度"和"成本面积"两个不同的生态位。

4. 两条路线交汇处：玻璃基板、光引擎和互连材料的连锁反应

4.1 CPO和PLP看似无关，实际上共享同一个工艺升级底座

把CPO和面板级封装放在一起看，泛林的判断里其实藏着一条技术主线：无论是光引擎附近的精细互连，还是面板级RDL层的低成本互连，最终都要落在材料、刻蚀、沉积、电镀这四大工艺能力上。

以玻璃基板为例。玻璃基板被视为下一代封装基板的重要方向，因为它有低介电常数、高尺寸稳定性、高平坦度等优势。但玻璃的问题是易碎、加工窗口窄、以及在高深宽比通孔刻蚀上很有难度。玻璃通孔的刻蚀速率、侧壁形貌、以及后续填充铜的均匀性，每一个环节都考验设备能力。

CPO和PLP都会受益于玻璃基板技术的成熟：CPO里光引擎和交换芯片之间的超短互连需要极平表面和低损耗介质，玻璃基板正合适；PLP里大面板的翘曲控制更需要低热膨胀系数的基板材料，玻璃的尺寸稳定性也帮得上忙。所以泛林这样的设备商不只是在看封装形态的演进，更在看材料体系切换带来的设备更新周期。

4.2 混合键合和铜-铜互连从实验室走到量产线

另一个让泛林加注先进封装的信号是混合键合（Hybrid Bonding）的量产化进程。传统的微凸块键合间距已经很难再往下压缩，而混合键合能实现更细的互连间距，同时提升互连密度和电气性能。

混合键合对表面平整度的要求极为苛刻：两个键合面的粗糙度要低于纳米级，颗粒污染控制要比传统封装严格几个数量级。这让CMP和清洗工艺变成了决定良率的关键步骤，而清洗和表面处理恰好是泛林的强项。

CPO、PLP都绕不开这个技术底座。光引擎和计算芯片之间的高密度电互连，如果用传统凸块方案，间距根本不够，只能走混合键合；面板级封装要在同等面积里塞更多I/O，最终也要靠混合键合把带宽密度推上去。泛林的判断是，混合键合会在2026年前后成为先进封装产线的标配工艺，它带来的设备采购周期已经开始启动。

4.3 从设备工艺反推回来的芯片设计决策

设备端的这些变化会反作用到芯片设计端。一个很典型的例子是供电结构。由于功耗密度不断提高，芯片制造厂商正在从传统的封装基板供电转向背面供电，而背面供电需要高深宽比的硅通孔和更复杂的金属堆叠。

设计人员做架构决策时，过去只需要考虑性能和功耗，现在还要考虑封装工艺对最终良率和成本的影响。比如选择CoWoS还是面板级封装，不只是看互连密度，还要看自家芯片的尺寸、I/O密度、散热方案和量产爬坡速度。泛林这类设备商提供的工艺窗口数据，反而变成了设计早期的约束条件。

5. 对产业链的实际影响和值得提前做的准备

5.1 封测厂和设备商的角色正在重新划分

泛林的判断里有几点值得产业链各方对照自己的业务位置来思考。

对封测厂来说，设备工艺的统一性与连续性比之前更加重要。以前每个环节之间留有余量，现在无论是CPO的硅光引擎耦合，还是PLP的大面积RDL成型，都要求前后道工序的工艺窗口精确匹配，任何一个环节失配都会压低整体良率。

对设备商来说，先进封装正在从"客户喊一单做一单"的长尾生意，变成一条标准化程度更高的主线业务。泛林把封装产品单独梳理成体系，就是看好这条线的可持续增长。真正在做产线规划的朋友，应该重点关注设备商在先进封装上的产品发布节奏，这是一个比市场新闻可靠得多的硬信号。

5.2 现在可以着手布局的几个技术节点

如果你所在的公司正在评估是否切入CPO或面板级封装，泛林的技术判断可以帮你筛出几个有价值的切入点：

• 先做工艺验证再谈产线投资：CPO的耦合封装和PLP的翘曲控制，目前都还在良率爬坡的前期，拿一条小实验线跑通工艺，比一次性采购大型设备稳妥得多。
• 关注玻璃基板和混合键合两个共用技术底座：这两个方向是CPO和PLP都会用到的底层技术，投入验证性研究可以兼顾两条路线，避免押错宝。
• 注意设备端的适配能力：面板级封装不等于把晶圆级设备放大，电镀、光刻、贴膜的均匀性控制都需要重新设计。采购设备时不要只听规格书，最好要求设备商提供实片验证数据。
• 人才结构早点调整：做CPO和PLP产线，需要的不只是传统封装工程师，还要有硅光工艺、材料表征、流体仿真背景的人。这类人才现在市场上还很稀缺，提前储备会有明显的先发优势。

5.3 从测试和可靠性端倒推设计需求的建议

CPO和面板级封装对测试环节的挑战比传统封装大得多。CPO的光引擎在封装前必须完成晶圆级光学测试，目前这部分的自动化程度远低于电测试，成为产业链上明显的瓶颈。面板级封装则因为基板面积大、器件多，失效模式更多样，可靠性验证体系几乎要重新建立。

从业者的应对思路是：在设计阶段就把可测试性和可靠性约束包含进来，而不是等到样片出来再补。比如在CPO设计中预留光学探针接口、在PLP设计中考虑热-力耦合仿真，这些都是从泛林这类设备商不断强调的工艺限制里倒推出来的现实需求。

踩过几次坑之后的体会是：先进封装的推进，最怕的就是设计团队和设备团队各做各的。泛林这种从设备工艺出发、把CPO和PLP绑在同一个技术逻辑下分析的方式，反而提供了很好的协作框架——两条路线共用底层的材料、设备和工艺升级，真正有壁垒的不是某一个形态，而是支撑所有形态的那套工艺体系。谁先把这套体系吃透，谁就掌握了下一轮封装竞争的主动权。