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简介：南昌大学数字逻辑考试试卷（2017—2018学年第一学期A卷）为闭卷真题，适用于数字逻辑、数字电路课程本科学生的期末复习与考前自测，也可作为考研复习或教师出题参考。试卷满分100分，考试时间120分钟，正文共5页，包含填空、选择、分析和设计四类题型。填空与选择题覆盖二进制数及余3码/Gray码转换、逻辑函数最简或与式、同步时序逻辑电路状态表与输出响应序列、译码器74138输出规律、Mealy型与Moore型电路差异等基础考点；分析与设计题则涉及CMOS逻辑电路功能分析、晶体管开关电路参数校核、主从JK触发器波形绘制、3-8译码器实现组合逻辑，以及用T触发器设计8421码十进制加1计数器的完整流程。整套资源以单个PDF文件提供，大小仅404KB，排版清晰，可直接下载打印练习。目前已有368人学习下载，适合系统梳理数字逻辑核心知识，强化组合逻辑与同步时序电路的分析、设计能力。

1. 从一份 PDF 标题读出的考试信息，比你想的更多

数字逻辑这门课有个特点，越到期末越让人心虚。平时做课后题，每道题顺着章节都能做出来；一旦面对一份完整的考试试卷，大脑就开始断片——数制转换会了，卡诺图会了，触发器特性表也背了，可真到写设计题时，还是不知道第一步该写什么。

最近我在复习资料里又翻出《南昌大学数字逻辑考试试卷.pdf》这类整卷，第一遍扫完的最大感触是：数字逻辑考试的难点从来不在单个知识点，而在于知识点之间的连接。填空、选择这类小题看着不起眼，但覆盖面极广；组合逻辑和时序逻辑两道大题，加起来往往能占半张卷子。如果你只是按章节零散地刷题，缺少整卷训练，考场上大概率会出现“小题耗太久、大题没时间”的情况。

1.1 拿到试卷先做“体检”，不要急着做题

我把这种做法叫“试卷体检”：把卷子整体翻一遍，统计题量、题型、分值分布，再用几个问题帮自己定位复习重点——这门课的命题人偏爱考哪些章节？难度集中在组合逻辑还是时序逻辑？设计大题一般从哪些器件里选材？这几个问题弄清楚之后，复习顺序就非常明确了。

比如数字逻辑的经典知识线是：数制与编码→逻辑代数→组合逻辑→触发器→时序逻辑→中规模器件→存储器与可编程逻辑。如果在某份试卷里，时序逻辑占了三分之一的分数，那你前期的复习时间就该向状态图和计数器倾斜，而不是在进制转换上反复练手。

1.2 常见的卷面题型与时间权重

结合大多数数字逻辑期末考试卷来看，题型分布大致可以分成五块：填空、选择/判断、组合逻辑分析设计、时序逻辑分析设计、存储器及可编程逻辑应用。这里我给一个参考权重表，你拿着手头试卷对照一下：

做完这份对照，你会发现真正决定成绩的，不是那几个背诵型小分，而是需要落笔写过程的分析设计题。这也是后面所有内容展开的主线。

2. 考点地图：别把数字逻辑复习成“背公式”

数字逻辑这门课的教材一般都不厚，但知识点密度很高，章节之间环环相扣。很多同学把复习变成“背公式”：背摩根定律、背卡诺图化简规则、背JK触发器特性方程。这种方法在刚学完时还能应付作业，到做整卷时就容易露馅，因为出题人不会直接问你“Qn+1等于多少”，而会给你一个具体的输入序列，让你自己推。

2.1 五个台阶式的知识模块

我把数字逻辑的知识体系整理成五个台阶，每一层都是下一层的前提：

• 数制与编码：二进制、八进制、十六进制转换，原码/反码/补码，BCD码、格雷码。这一层以概念题为主，但补码运算是后面加法器、减法器设计的基础，不能只背规则，要理解“为什么补码能把减法变成加法”。

• 逻辑代数基础：基本运算、公式定理、标准与或式、最大项最小项。这里的核心不是背定理，而是会用德摩根定理做表达式变换，会从真值表写标准表达式。

• 组合逻辑电路：分析题给你电路让你写出功能，设计题给你功能让你画出电路。中间工具就是卡诺图或公式法化简，以及编码器、译码器、数据选择器、加法器这些中规模器件。

• 时序逻辑电路：触发器是基础，计数器、寄存器是典型应用，状态图/状态表是工具。这一层最考验抽象能力，也是整门课的分水岭。

• 存储器和可编程逻辑：ROM、RAM、PLA、PAL。这一层很多学校考得比较浅，但“用ROM实现逻辑函数”这种题，本质上是换个角度考察真值表和最小项，属于性价比很高的复习点。

2.2 哪些内容值得“背”，哪些内容必须“练”

我的判断标准很简单：凡是能通过逻辑推导出来的，不值得死记；凡是考场上没时间推的，才值得熟记。比如触发器特性表，考试时现推虽然也能推出来，但太浪费时间，最好做到闭卷秒写。而卡诺图化简、表达式变换这类操作，光记住规则没用，需要大量练习形成手感。

另一个容易被忽略的点是逻辑符号。不同教材、不同老师对与门、或门、非门的画法有新旧标准之分，触发器的图形符号也有区别。如果你平时用旧符号做题、考试卷子却是新符号，很容易看错引脚。复习时最好把两种标准都过一遍。

3. 组合逻辑大题：化简只是手段，电路设计才是得分点

组合逻辑是整个数字逻辑里相对“好拿分”的板块，但也是丢分最可惜的板块。很多同学卡在一个环节上就放弃整题，损失特别大。实际上，组合逻辑设计题的解题流程非常固定，只要按部就班，分数几乎可以全拿。

3.1 标准四步法：真值表、化简、变换、画图

大题的第一步是把文字描述变得可计算。给你一个“三人表决器”或者“四个输入中有奇数个1”这样的场景，你先要确定输入变量、输出变量，列出所有输入组合，逐一填出输出值。这一步看起来简单，却是最容易出问题的地方：漏状态、多状态、无关项处理错误，后面全盘皆错。

第二步是化简。用小规模门电路实现时，一般用卡诺图把表达式化成最简与或式；如果题目指定用与非门，就再用摩根定律把与或式换成与非-与非式；指定用或非门，则转换成或非-或非式。这里有一个关键选择：化简时优先圈1还是优先圈0。圈1得到原函数的最简与或式，圈0得到反函数的最简与或式，再取反可以得到更省门的结果。实际做题时，如果输出为1的组合少，圈0往往更高效。

第三步是根据指定器件做变换。用译码器实现时，把函数写成最小项求和的形式，然后引出对应输出端再接与非门；用数据选择器实现时，把变量接地址端，按卡诺图对比系数确定数据端的0/1/信号/反相信号。

3.2 多输出函数和竞争冒险是拉开差距的地方

多输出函数的设计题，比如“用最少的门实现Y1和Y2两个输出”，很多人会分别化简两个函数，这是对的，但不一定最省。更优的做法是先分别化简，再观察两个表达式是否含有公共子项。公共的子项可以在电路中复用，降低门数和连线数，命题人往往会在这类题里考察你对“资源共享”的理解。

竞争冒险这个知识点，平时练习容易被忽略，但在设计题里经常作为加分问出现。当一个逻辑函数在相邻两个输入组合切换时出现了短暂毛刺，说明电路存在竞争冒险。消除方法主要有三种：输出端加滤波电容、引入选通脉冲、在卡诺图中增加冗余圈。其中增加冗余圈的原理，是用多余的与项覆盖相邻最小项之间的过渡，从而避免输出悬空。考试时只要把原理和画法写清楚，就能拿到分数。

4. 时序逻辑：把状态表、状态图和波形图练成一条线

时序逻辑是数字逻辑课里真正让人“两极分化”的内容。会的人觉得像解谜，不会的人觉得每个符号都认识、连起来就看不懂。我建议复习时不要把状态表、状态图、激励方程、时序图当成四件事单独练，而要当成一条流水线来打通。

4.1 分析题：给定电路，如何一步步推出功能

时序电路分析题的标准路径是：先写触发器的激励方程和输出方程，再代入触发器特性方程得到状态方程，然后列状态转换表，最后画状态图或时序图。这几步环环相扣，任何一环错了，后面的结论都会偏。

做这类题最忌讳的是直接盯着电路图硬看。我的习惯是：先把每个触发器的D端（或J、K端）表达式全部写出来，再统一代入。动手写方程时，要特别注意触发器的触发沿。边沿触发器和电平触发器的分析方法完全不同，波形图上也要按时钟边沿来采样，不能把高电平期间的变化都算进去。

4.2 设计题：序列检测器是最典型的建模训练

数字逻辑教材里几乎必有一道“设计一个1101序列检测器”之类的题目。这类题的得分点分布非常稳定：建立状态图占一部分，写状态表占一部分，求激励方程占一部分，检查自启动又占一部分。很多人以为状态图画对了就万事大吉，结果激励方程写错，整题崩盘。

状态图设计存在两个流派：米利型和摩尔型。米利型输出取决于当前状态和输入，状态数往往更少；摩尔型输出只取决于当前状态，状态数多但输出更稳定。考试时题目如果没有指定类型，建议选择自己更熟悉的那种；如果老师指定了，就必须按对应类型的输出方程写法来写。状态分配上，优先使用自然二进制编码，比如四个状态用00、01、10、11，简单且不容易错。

设计完成后，一定要检查无效状态。比如三个触发器理论上最多有8个状态，设计只用了5个，剩下的3个无效状态必须逐个代入状态方程，确认它们能回到有效状态，否则电路上电后可能跑进死循环，这个点在很多卷子里专门用来扣分。

4.3 波形图是很多人的隐形失分点

时序逻辑题最后往往要求画出Q端波形。失分原因通常不是原理不懂，而是细节不规范：没有标出时钟边沿时刻、输出变化点画得不够锐利、没有区分异步清零时刻。画波形时，建议先画出时钟的上升沿刻度线，再在对应沿上画出Q的变化，最后标注输出Z的取值区间。把这一套流程养成习惯，时序大题基本就能保住大半分数。

5. 中规模器件与 ROM：套路最固定，也最不该丢分的题型区

中规模器件应用题可以说是一块“性价比之王”。它的知识点明确、套路固定、计算量不大，只要把几种常用芯片的引脚功能和基本接法吃透，考场上几乎就是送分题。但正因为送分，很多人反而轻视，结果因为一个使能端、一个进位端接错，整道设计题一分没拿。

5.1 用数据选择器实现逻辑函数：一切皆可查表

数据选择器实现逻辑函数的基本思路，是把真值表“装进”器件里。以八选一数据选择器74151为例，把输入变量接到地址端A2、A1、A0，再把函数真值表里对应每一行的输出值接到数据端D0到D7上即可。如果函数变量个数等于地址端个数，数据端只接0或1；如果变量个数比地址端多一个，就需要把多出的变量接到某些数据端，这时可以用卡诺图或代数对照来确定数据端的接入形式。

这类题的关键在于：地址端只能接输入变量，不能接常量；数据端可以接常量、输入变量、变量的反相信号。很多同学把变量误接到数据端，导致高阻态或逻辑错误，这是最典型的错误。另外别忘了使能端，高电平有效的器件接低电平才能正常工作，低电平有效的器件则相反。

5.2 用译码器和与非门搭任意逻辑函数

译码器的本质是一个最小项产生器。比如3线-8线译码器74138，它的每个输出端对应一个最小项的非。要实现一个三变量函数，先把函数写成最小项之和，再找出对应的输出端，用与非门把这些输出端“归并”起来。因为74138输出的是反相最小项，多个反相最小项的与非结果刚好等于原函数，这一点要和普通“或门收集”区分清楚。

5.3 计数器模值控制：清零法和置数法怎么选

用74161这类四位二进制计数器实现模N计数，方法是两个：异步清零法和同步置数法。清零法利用的是清零端优先级最高、不受时钟控制的特点，计数到N时立即清零，电路简单但会出现短暂过渡状态；置数法利用的是同步置数端，在计数到N-1时预置一个初值，没有毛刺，波形更干净。考试时如果题目要求“输出稳定”“不允许毛刺”，就优先选同步置数法；如果没有特殊要求，则选清零法省事。

多片计数器级联时，一般用低位片的进位输出作为高位片的计数使能信号。这里有个容易错的地方：进位输出与计数使能端的极性要匹配，有的芯片使能端高电平有效，有的低电平有效，接反了高位片就一动不动。答题时最好在电路图上标出信号极性，既能帮自己检查，也能让阅卷老师一眼看懂。

5.4 ROM 实现逻辑函数的本质是查真值表

用ROM实现组合逻辑，看起来像新题型，其实就是在考真值表和最小项。ROM的地址线对应输入变量，数据线对应输出函数，存储内容就是每一行输入对应的输出编码。设计时先画真值表，再把输出值按地址顺序填进ROM的内容列表。这种题还有个好处：多个输出函数可以同时实现，天然支持“多输出资源共享”，比门电路设计更直观。

6. 把试卷当成训练工具：限时自测与扣分复盘

拿到一份完整的数字逻辑试卷，最好的用法不是“看一遍答案”，而是把它当作一次仿真考试。我每次复习准备时，都会把试卷打印出来，留出一段完整不受打扰的时间，按照考试标准做一遍。这个流程看起来很笨，但效果远好于反复翻题。

6.1 自测时的三项纪律

第一，严格限时。大部分数字逻辑期末考试是100分钟到150分钟，训练时就按最高标准压时间，逼自己在有限时间内做取舍。第二，闭卷无参考。复习阶段可以翻书，但自测时必须模拟考场状态，哪怕是一个忘了的公式也不许查。第三，做完整张卷子再对答案。中途翻答案会高估自己的真实水平，只有整卷完成后的错误统计才是可信的。

6.2 失分分类比分数本身更重要

对完答案后，把每道失分题按原因归类到三张“口袋清单”里：概念性失分，说明某个原理没有理解透，比如触发器触发方式混淆、使能端极性弄反；方法性失分，说明解题流程不熟练，比如状态图缺了无效状态检查、组合逻辑题漏了无关项处理；细节性失分，说明书写和审题习惯不好，比如真值表少列了一行、波形图少画了一个边沿。三种失分的应对策略完全不同，概念性失分要回头看书，方法性失分要按标准流程重做，细节性失分只能靠做题时的强制检查。

我自己的做法是：每次自测完，把这三类错误分别记在一个小本子上，下次自测前先扫一遍。连续做三套整卷后你会发现，真正会反复扣分的往往只有三到四个固定习惯，改掉它们比多刷十道题管用得多。

从整卷角度来看，数字逻辑的复习并不需要贪多，把组合逻辑设计和时序逻辑设计两条主线打通，再把中规模器件的常见接法吃透，考场上就有足够的底气了。最后再分享一个小技巧：自测结束后，把卷子反过来盖在桌上，凭记忆复述一遍每道大题的解题思路。如果能复述得清楚，说明你是真的会了；如果卡壳，那卡壳的地方就是下一轮复习的起点。

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